Os processadores RISC (Reduced Instruction Set Computer) temsido estudados desde a decada passada. Eles demonstram desempenhos melhorados com relacao aos processadores da familia CISC (Complex Instruction Set Computer) sob certos aspectos. A motivacao para a procura de arquiteturas especializadas esta baseada na uniformidade das aplicacoes. Este e o caso do processamento digital de sinais (DSP). Tipicamente os processadores de sinais digitais possuem parametros de arquitetura que os tornam parte da familia CISC. Recentemente, pesquisadores descobriram que processadores RISC de uso geral tem desempenhos que satisfazem os requisitos da aplicacao de DSP, mesmo em sistemas de tempo real. ESte trabalho propoe um processador RISC dedicado ao processamento digital de sinais - um RISP (Risc for Signal Processing) chamado disxdsp - e mostra alguns aspectos do seu desempenho comparativamente com outros processadores. Para medidad de desempenho foi utilizada a abordagem dos kernels de DSP, que consistem em fragmentos de codigo frequentemente utilizados. Para comparacoes, o processador dedicado TMS320C25 foi estudado, incluindo o uso estatistico de suas instrucoes e seu desempenho. O DLX foi o modelo utilizado para medidas em RISC. Todos os kernels foram codificados a mao para evitar interferencia dos compiladores no desempenho dos processadores. Neste trabalho foi feito um estudo comparativo entre um processador de sinais digitais convencional (TMS320C25), um RISC tipico (DLX) e um RISP (dixdsp). Os parametros basicos utilizados nesta comparacao foram o tempo requerido para realizar uma determinada tarefa, o tamanho da memoria utilizada para armazenar os algoritmos, a media de ciclos de clock por instrucao - CPI - utilizada e a complexidade, em termos de numero de instrucoes, na codificacao. Resultados mostram que nao existe uma maquina ideal para todas as aplicacoes, porem existe um conjunto de processadores capaz de satisfazer os requisitos de velocidade, custo, potencia, etc. de uma determinada tarefa. As conclusoes enfatizam que os processadores RISC modernos satisfazem os requisitos de DSP e que a arquitetura RISP proposta apresenta desempenho melhorado, com relacao a arquitetura RISC estudada, quando utilizada em varias destas tarefas.

Esta tese descreve a concepcao e implementacao da arquitetura de hardware e software para o simulador de voo da aeronave Tucano. Trata-se de um sistema distribuido hibrido composto de uma unidade alvo VME em tempo real, conectada a estacoesde trabalho UNIX atraves de rede Ethernet. A arquitetura do hardware de controle em tempo real é modular, evolutiva e reconfiguravel, permitindo que eventuais alteracoes possam ser facilmente implementadas. Para o desenvolvimento do software e empregada a metodologia de decomposicao funcional dos subsitemas da aeronave e a posterior transformacao em tarefas informaticas, resultando numa estrutura programacional hierarquica. Todo o processo de desenvolvimento e detalhado e os resultados atingidos sao comentados.

Os processadores de arquitetura orientada ao fluxo de dados, denominados Data Flow, são estruturas voltadas a implementação em VLSI em função do grande número de Unidades de Processamento e da vasta rede de interconexão entre os mesmos. Este trabalho visa propor o diagrama de um processador Data Flow e discutir sua implementação em VLSI, bem como avaliar seu funcionamento e desempenho através da proposição de um modelo de simulação utilizando-se programação concorrente.

O objetivo deste trabalho é mostrar os resultados obtidos com a simulação do Processador de Imagem em Pipeline, NEC UPD 7281, em termos de desempenho. O processador simulado é uma máquina de computação a fluxo de dados. Entretanto, este não pode ser considerado uma máquina a fluxo de dados clássica, pois possui algumas diferenças com relação ao modelo clássico. Para mostrar isto, o texto introduzo modelo de computação a fluxo de dados, dando enfoque para o módulo em si, para as arquiteturas e para as linguagens de programação a fluxo de dados. A arquitetura do Processador de Imagem em Pipeline é mostrada com detalhes aonde os módulos de processador são descritos. São mostradas as diferenças básicas entre a arquitetura do processador NEC UPD 7281 e o modelo de computação a fluxo de dados clássico. Para medida de desempenho do processador, foram executados, pelo simulador, programas de aplicação com algumas possibilidades de testes. Os programas foram rodados em multiprocessadores em anel de diversos tamanhos, em número de processadores. Para cada número de processadores, os programas foram testados para executar apenas um conjunto de dados e para processar listas de dados. As primeiras medidas foram referentes ao latência do sistema, isto é, o tempo para que o primeiro resultado saia, e a segunda medida é a qualidade de resultados que o anel produz a cada 100 ciclos. Estas medidas fornecem subsídios para buscar a melhor maneira de programar o processador simulado.

Na época atual, algumas pesquisas procuram novas formas de estabelecer e melhorar a comunicação entre as pessoas. O foco principal da maioria das pesquisas é oferecer novos serviços que permitam a melhor troca de informações e comunicação entre aqueles que interagem usando tecnologia. A proposta que nesta dissertação de Mestrado se apresenta, descreve uma arquitetura para um tipo específico de serviço, chamado de Serviço Interativo. Essa arquitetura traça uma estratégia de integração de diferentes componentes do Sistema Cossack. Tal sistema, proveniente da fusão de programas de televisão e sistemas hipermídia distribuídos e interativos, trata da divulgação e acesso de serviços interativos. Baseando-se na proposta apresentada neste trabalho, implementou-se como prova de conceito, o protótipo do Sistema Cossack. O sistema está em funionamento na rede CASD (Centro Acadêmico Santos Dumont), própria dos alunos de graduação do Instituto Tecnológico de Aeronáutica (ITA), há três meses. O propósito desta implementação na rede CASD é tornar o protótipo a base e fonte para a criação da TVUSD (TV Universitária Santos Dumont), uma estação de TV especialmente projetada para o uso dos próprios alunos do ITA.

Atualmente, o software embarcado vem sendo utilizado, principalmente e cada vez mais, para o controle e/ou monitoração de sistemas nas áreas aeroespacial, médica, nuclear, automotiva e de automação industrial. Um problema que tem sido verificado nesses sistemas e que tem causado especial interesse da comunidade científica é a ocorrência de inversões de bits, devidas principalmente à incidência de radiação eletromagnética e/ou partículas radioativas sobre componentes digitais de hardware que fazem parte dos computadores embarcados. Sob o ponto de vista da segurança, as inversões de bits constituem um problema que pode vir a alterar o comportamento do software embarcado de modo a levá-lo a estados perigosos, em conseqüências que podem chegar até à falha catastrófica do sistema. As soluções mais comuns atualmente adotadas utilizam diferentes enfoques. Algumas visam evitar que inversões de bits ocorram, outras visam compensar ou amenizar os efeitos das inversões de bits e outras visam detectar e/ou corrigir inversões de bits. Procurando, então, complementar as soluções já existentes, a busca de soluções alternativas para reduzir os perigos causados pela ocorrência de inversões de bits constituiu-se no principal fator motivador da pesquisa realizada. Assim sendo, este trabalho tem o objetivo de apresentar o desenvolvimento de uma metodologia para a redução dos efeitos perigosos de inversões de bits em sistemas críticos que utilizam conversores digitais-analógicos.

Arquiteturas e ferramentas que monitoram interações de usuários estão sendo desenvolvidas ativamente na Web, seja principalmente no comércio eletrônico e no e-business, seja em redes empresariais que operam na Web, seja num modelo interativo de TV. Este trabalho apresenta uma arquitetura para propósitos gerais, sejam personalizações, análise interna de sistemas, e-business, modificações de sites, etc., e com fraco acoplamento à(s) aplicação(ões) monitorada(s), que coleta, transforma, armazena e apresenta informações sobre interações de usuários, chamada ArchCollect. Sete componentes reúnem informações vindas diretamente do usuário, sem depender da aplicação a ser monitorada, tal como, o arquivo de log do servidor Web. Elaboram-se dois modelos relacionais com capacidade de reter informações relevantes a duas grandes áreas: o comércio com produtos ou serviços, quantidades e preços e aplicações com processos, quantidades, preços e pessoas. Com isto incorpora-se a arquitetura ArchCollect às mais novas métricas existentes que trazem questões como compras e resultados de negócio como critério a ser analisado. Esta adequação reflete a existência de uma base de dados extremamente rica que leva em conta fatores citados acima e fatores como tempo gasto para resolver cada interação. Este novo fator permite a criação de uma nova métrica definida como a taxa entre o valor agregado de cada interação e o custo operacional da mesma. Fatores como pessoas, processos e produtos, a saber, bens ou serviços, também são evidenciados. A extração dos dados é oferecida por duas formas de apresentações denominadas visualização e personalização.

Na última década Trabalho Cooperativo Suportado por Computador, mais conhecida pela sigla CSCW (Computer-Supported Cooperative Work), tem sido identificado como uma área de pesquisas que se preocupa com o papel da computação e sistema de comunicação em grupos de trabalho. Uma questão importante em CSCW, é a construção de sistemas computacionais para suportar trabalho em grupo. Tais sistemas são chamados de proupware. A WWW (World Wide Web), dado o seu alcance e flexibilidade, é uma plataforma que pode permitir a disseminação e uso de groupware. Contudo, existem barreiras significativas no modelo corrente da WWW, para uma colaboração efetiva. Na WWW, a interação é unidirecional, assíncrona e restrita a disseminação de informações pré-definidas por servidores. A iniciativa para a atualização de dados, é sempre feita pelo cliente. No servidor não existe apoio para aplicações que devem tomar iniciativa para a comunicação de dados. Não existe também, no modelo corrente da WWW, suporte para mecanismos de coordenação de grupos, tais como, controle de acesso, controle de concorrência e cientificação. Para a construção de groupware, utilizando a infraestrutura da WWW, propomos e implementamos uma arquitetura de groupware, denominada GroupPlaces. Essa arquitetura, suporta a construção estruturada de groupware com os seguintes benefícios: preservação das vantagens do modelo corrente da WWW, flexibilidade e suporte para mecanismos de coordenação de grupo. Os exemplos de aplicações desenvolvidas com a arquitetura de GroupPlaces, mostram que ela possibilita a construção flexível e extensível de groupware, prontamente disponível para o uso na WWW. A partir dos exemplos, identificamos algumas limitações e subsídios para a proposta de novos trabalhos na área.

Este trabalho refere-se à implementação e avaliação de desempenho de arquiteturas de redes neurais não supervisionadas, utilizadas como controladores em tarefas de interceptação de alvos estacionários no espaço 3D. Em termos gerais, o problema de interceptação visual consiste no controle de atitude do sistema de visão objetivando que o alvo imageado seja deslocado para a posição central dos planos-imagem das câmeras. Um modelo simulado de sistema de visão binocular é utilizado na realização do processo de imageamento. Esse modelo simulado foi baseado em um sistema de visão real e procura representar as características principais de um sistema físico deste tipo. O trabalho apresenta um estudo básico sobre Aprendizado Competitivo em uma RNA, e estuda em maiores detalhes uma teoria de redes neurais não-supervisionadas conhecida como Teoria de Ressonância Adaptativa (ART - Adaptive Resonance Theory), onde são discutidas as arquiteturas neurais ART1 e Fuzzy-ART. Uma importante característica das redes neurais ART é a capacidade de distinguir e aprender novas informações sem prejuízo de informações aprendidas no passado. A solução do problema de interceptação visual foi baseada em duas arquiteturas neurais: SOIM (Self-Organizing Invertible Mapping) e KBVS (Kohonen-Based Visual Servoing). A primeira arquitetura é constituída por duas subredes Fuzzy-ART e uma "camada de representação interna", sendo usada como controlador open-loop (em malha aberta). A segunda, constitui-se de uma Rede de Rohonen bidimensional e de uma camada associativa de saída, sendo usada como controlador neural closed-loop (em malha fechada). A partir da arquitetura SOIM, foi desenvolvida uma terceira arquitetura, designada de MeBIM (Memory-Based Invertible Mapping), com tempo de treinamento significativamente menor. Diversos testes de interceptação visual de um alvo 3D estacionário, empregando as três arquiteturas neurais em estudo, são apresentados e comparados, sendo mostrado que os melhores resultados são obtidos quando o controlador SOIM ou MeBIM é combinado com o controlador KBVS.

A constante evolução tecnológica na área de circuitos integrados, tem feito crescer o uso de sistemas computacionais em aplicações consideradas críticas, ou seja, aplicações nas quais o mau funcionamento pode provocar grandes perdas econômicas, ou causar danos a vidas humanas e ao meio ambiente. Estes sistemas exigem o uso de técnicas de tolerância a falhas, como mais uma ferramenta para se conseguir cumprir os requisitos de confiabilidade definidos para o sistema. Algumas dessas aplicações críticas, tais como computadores de bordo de microssatélites, requerem grande capacidade de processamento e armazenamento. Estes requisitos muitas vezes não podem ser cumpridos por um sistema computacional centralizado, então é necessário o uso de um sistema distribuído. Os principais problemas na implementação de sistemas distribuídos tolerantes a falhas, estão relacionados à complexidade das tarefas de roteamento de mensagens e tolerância a falhas. Estas tarefas demandam um grande esforço de desenvolvimento, implementação e execução. Este trabalho apresenta uma análise do uso do dispositivo de roteamento dinâmico de mensagens ICR C416, em sistemas computacionais distribuídos tolerantes a falhas que utilizam o processador transputer. A aplicação escolhida para este trabalho é baseada no computador de bordo do primeiro Satélite de Aplicações Científicas Brasileiro SACI-1. É apresentada a arquitetura geral do hardware e do software do sistema proposto e são descritos seus algoritmos de roteamento de mensagens e de tolerância a falhas. Finalmente, é feita uma análise do comportamento deste sistema na presença de falhas. Esta análise é feita utilizando-se um software de simulação desenvolvido especialmente para esta finalidade.