Atualmente, os sistemas eletrônicos integrados seguem o paradigma do projeto baseado em núcleos de hardware. Além de núcleos digitais, tais sistemas podem incluir núcleos analógicos, que, neste caso, dominam os requisitos de teste, como tempo de teste e número adicional de pinos. Consequentemente, há um aumento do custo total de manufatura do dispositivo. O presente trabalho propõe o uso de técnicas de autoteste integrado (BIST) analógico, baseado no reuso de núcleos digitais presentes no mesmo sistema, com objetivo de reduzir os custos relativos ao teste do sistema. Além disso, uma estratégia satisfatória requer um adequado planejamento de teste, de forma a melhor explorar as possibilidades de teste simultâneo de mais de um núcleo e o escalonamento do teste de cada um destes, diminuindo custos associados ao teste. Adaptando uma ferramenta computacional voltada ao planejamento de sistemas compostos exclusivamente de núcleos digitais para o universo dos sistemas mistos e considerando a possibilidade do uso de BIST, pode-se avaliar o impacto da estratégia proposta em termos de tempo de teste, acréscimo de área em virtude das estruturas de teste e pinos extras. Restrições de dissipação de potência também são consideradas. Para validação das hipóteses levantadas, sistemas mistos foram descritos a partir de benchmarks industriais e acadêmicos puramente digitais, através da inclusão de núcleos analógicos. Os resultados obtidos através de simulações com a ferramenta apontam para uma redução no tempo de teste e otimização de custos de pinos e área, além da redução no custo de equipamentos automatizados de teste (ATE), para o caso de teste de produção. Com isso, uma redução no custo total do procedimento de teste de tais sistemas pode ser alcançada. / Currently, integrated electronic systems follow the core-based design paradigm. Such systems include not only digital circuits as internal blocks, but also analog circuits, which dominate test resources, such as testing time, extra pins and overhead area, thus increasing the total manufacture cost of these devices. The present work proposes the application of analog Built-in Self Test (BIST) techniques based on the reuse of available digital cores within the same integrated system, aiming to reduce the test costs of the analog cores. Moreover, a satisfactory strategy requires an adequate test planning, so that the design space is better explored. By adapting a software tool, which was originally designed for test planning of exclusively digital SOC, to consider analog cores, as well as the possibility of BIST, one can evaluate the impact of the proposed strategy in terms of test application time, area overhead due to test structures added and extra pins. Power dissipation restrictions may also be taken into account. In order to validate the hypotheses considered, mixed-signal systems are described from digital industrial and academic benchmarks, just adding analog cores. Through simulation with the adapted tool, the obtained results point to a decrease in the system test time, as well as a reduction in the cost of Automatic Test Equipment (ATE), in case of a production test. Thus, a reduction in the overall cost of the test procedure for such devices can be achieved.

abstract: Complex electronic systems include multiple power domains and drastically varying dynamic power consumption patterns, requiring the use of multiple power conversion and regulation units. High frequency switching converters have been gaining prominence in the DC-DC converter market due to smaller solution size (higher power density) and higher efficiency. As the filter components become smaller in value and size, they are unfortunately also subject to higher process variations and worse degradation profiles jeopardizing stable operation of the power supply. This dissertation presents techniques to track changes in the dynamic loop characteristics of the DC-DC converters without disturbing the normal mode of operation. A digital pseudo-noise (PN) based stimulus is used to excite the DC-DC system at various circuit nodes to calculate the corresponding closed-loop impulse response. The test signal energy is spread over a wide bandwidth and the signal analysis is achieved by correlating the PN input sequence with the disturbed output generated, thereby accumulating the desired behavior over time. A mixed-signal cross-correlation circuit is used to derive on-chip impulse responses, with smaller memory and lower computational requirement in comparison to a digital correlator approach. Model reference based parametric and non-parametric techniques are discussed to analyze the impulse response results in both time and frequency domain. The proposed techniques can extract open-loop phase margin and closed-loop unity-gain frequency within 5.2% and 4.1% error, respectively, for the load current range of 30-200mA. Converter parameters such as natural frequency (ω_n ), quality factor (Q), and center frequency (ω_c ) can be estimated within 3.6%, 4.7%, and 3.8% error respectively, over load inductance of 4.7-10.3µH, and filter capacitance of 200-400nF. A 5-MHz switching frequency, 5-8.125V input voltage range, voltage-mode controlled DC-DC buck converter is designed for the proposed built-in self-test (BIST) analysis. The converter output voltage range is 3.3-5V and the supported maximum load current is 450mA. The peak efficiency of the converter is 87.93%. The proposed converter is fabricated on a 0.6µm 6-layer-metal Silicon-On-Insulator (SOI) technology with a die area of 9mm^2 . The area impact due to the system identification blocks including related I/O structures is 3.8% and they consume 530µA quiescent current during operation. / Dissertation/Thesis / Doctoral Dissertation Electrical Engineering 2017

abstract: Test cost has become a significant portion of device cost and a bottleneck in high volume manufacturing. Increasing integration density and shrinking feature sizes increased test time/cost and reduce observability. Test engineers have to put a tremendous effort in order to maintain test cost within an acceptable budget. Unfortunately, there is not a single straightforward solution to the problem. Products that are tested have several application domains and distinct customer profiles. Some products are required to operate for long periods of time while others are required to be low cost and optimized for low cost. Multitude of constraints and goals make it impossible to find a single solution that work for all cases. Hence, test development/optimization is typically design/circuit dependent and even process specific. Therefore, test optimization cannot be performed using a single test approach, but necessitates a diversity of approaches. This works aims at addressing test cost minimization and test quality improvement at various levels. In the first chapter of the work, we investigate pre-silicon strategies, such as design for test and pre-silicon statistical simulation optimization. In the second chapter, we investigate efficient post-silicon test strategies, such as adaptive test, adaptive multi-site test, outlier analysis, and process shift detection/tracking. / Dissertation/Thesis / Ph.D. Electrical Engineering 2012

Com a crescente demanda por produtos eletrônicos de consumo de alta complexidade, o mercado necessita de um rápido ciclo de desenvolvimento de produto com baixo custo. O projeto de equipamentos eletrônicos baseado no uso de núcleos de propriedade intelectual ("IP cores") proporciona flexibilidade e velocidade de desenvolvimento dos chamados "sistemas num chip". Entretanto, os custos do teste destes sistemas podem alcançar um percentual significativo do valor total de produção, principalmente no caso de sistemas contendo "IP cores" analógicos ou "mixed-signal". Técnicas de teste embarcado (BIST e DFT) para circuitos analógicos, embora potencialmente capazes de minimizar o problema, apresentam limitações que restringem seu emprego a casos específicos. Algumas técnicas são dependentes do circuito, necessitando reconfiguração do circuito sob teste, e não são, em geral, utilizáveis em RF. No ambiente de "sistemas num chip", como recursos de processamento e memória estão disponíveis, eles poderiam ser utilizados durante o teste. No entanto, a sobrecarga de adicionar conversores AD e DA pode ser muito onerosa para a maior parte dos sistemas, e o roteamento analógico dos sinais pode não ser possível, além de poder introduzir distorção do sinal. Neste trabalho um digitalizador simples e de baixo custo é usado ao invés de um conversor AD para possibilitar a implementação de estratégias de teste no ambiente de "sistemas num chip". Graças ao baixo acréscimo de área analógica do conversor, múltiplos pontos de teste podem ser usados. Graças ao desempenho do conversor, é possível observar características dos sinais analógicos presentes nos "IP cores", incluindo a faixa de freqüências de RF usada em transceptores para comunicações sem fio. O digitalizador foi utilizado com sucesso no teste de circuitos analógicos de baixa freqüência e de RF. Como o teste é baseado no domínio freqüência, características nãolineares como produtos de intermodulação podem também ser avaliadas. Especificamente, resultados práticos com protótipos foram obtidos para filtros de banda base e para um mixer a 100MHz. A aplicação do conversor para avaliação da figura de ruído também foi abordada, e resultados experimentais utilizando amplificadores operacionais convencionais foram obtidos para freqüências na faixa de áudio. O método proposto é capaz de melhorar a testabilidade de projetos que utilizam circuitos de sinais mistos, sendo adequado ao uso no ambiente de "sistemas num chip" usado em muitos produtos atualmente. / With the ever increasing demands for high complexity consumer electronic products, market pressures demand faster product development and lower cost. SoCbased design can provide the required design flexibility and speed by allowing the use of IP cores. However, testing costs in the SoC environment can reach a substantial percent of the total production cost. Analog testing costs may dominate the total test cost, as testing of analog circuits usually require functional verification of the circuit and special testing procedures. For RF analog circuits commonly used in wireless applications, testing is further complicated because of the high frequencies involved. In summary, reducing analog test cost is of major importance in the electronic industry today. BIST techniques for analog circuits, though potentially able to solve the analog test cost problem, have some limitations. Some techniques are circuit dependent, requiring reconfiguration of the circuit being tested, and are generally not usable in RF circuits. In the SoC environment, as processing and memory resources are available, they could be used in the test. However, the overhead for adding additional AD and DA converters may be too costly for most systems, and analog routing of signals may not be feasible and may introduce signal distortion. In this work a simple and low cost digitizer is used instead of an ADC in order to enable analog testing strategies to be implemented in a SoC environment. Thanks to the low analog area overhead of the converter, multiple analog test points can be observed and specific analog test strategies can be enabled. As the digitizer is always connected to the analog test point, it is not necessary to include muxes and switches that would degrade the signal path. For RF analog circuits, this is specially useful, as the circuit impedance is fixed and the influence of the digitizer can be accounted for in the design phase. Thanks to the simplicity of the converter, it is able to reach higher frequencies, and enables the implementation of low cost RF test strategies. The digitizer has been applied successfully in the testing of both low frequency and RF analog circuits. Also, as testing is based on frequency-domain characteristics, nonlinear characteristics like intermodulation products can also be evaluated. Specifically, practical results were obtained for prototyped base band filters and a 100MHz mixer. The application of the converter for noise figure evaluation was also addressed, and experimental results for low frequency amplifiers using conventional opamps were obtained. The proposed method is able to enhance the testability of current mixed-signal designs, being suitable for the SoC environment used in many industrial products nowadays.

Atualmente, os sistemas eletrônicos integrados seguem o paradigma do projeto baseado em núcleos de hardware. Além de núcleos digitais, tais sistemas podem incluir núcleos analógicos, que, neste caso, dominam os requisitos de teste, como tempo de teste e número adicional de pinos. Consequentemente, há um aumento do custo total de manufatura do dispositivo. O presente trabalho propõe o uso de técnicas de autoteste integrado (BIST) analógico, baseado no reuso de núcleos digitais presentes no mesmo sistema, com objetivo de reduzir os custos relativos ao teste do sistema. Além disso, uma estratégia satisfatória requer um adequado planejamento de teste, de forma a melhor explorar as possibilidades de teste simultâneo de mais de um núcleo e o escalonamento do teste de cada um destes, diminuindo custos associados ao teste. Adaptando uma ferramenta computacional voltada ao planejamento de sistemas compostos exclusivamente de núcleos digitais para o universo dos sistemas mistos e considerando a possibilidade do uso de BIST, pode-se avaliar o impacto da estratégia proposta em termos de tempo de teste, acréscimo de área em virtude das estruturas de teste e pinos extras. Restrições de dissipação de potência também são consideradas. Para validação das hipóteses levantadas, sistemas mistos foram descritos a partir de benchmarks industriais e acadêmicos puramente digitais, através da inclusão de núcleos analógicos. Os resultados obtidos através de simulações com a ferramenta apontam para uma redução no tempo de teste e otimização de custos de pinos e área, além da redução no custo de equipamentos automatizados de teste (ATE), para o caso de teste de produção. Com isso, uma redução no custo total do procedimento de teste de tais sistemas pode ser alcançada. / Currently, integrated electronic systems follow the core-based design paradigm. Such systems include not only digital circuits as internal blocks, but also analog circuits, which dominate test resources, such as testing time, extra pins and overhead area, thus increasing the total manufacture cost of these devices. The present work proposes the application of analog Built-in Self Test (BIST) techniques based on the reuse of available digital cores within the same integrated system, aiming to reduce the test costs of the analog cores. Moreover, a satisfactory strategy requires an adequate test planning, so that the design space is better explored. By adapting a software tool, which was originally designed for test planning of exclusively digital SOC, to consider analog cores, as well as the possibility of BIST, one can evaluate the impact of the proposed strategy in terms of test application time, area overhead due to test structures added and extra pins. Power dissipation restrictions may also be taken into account. In order to validate the hypotheses considered, mixed-signal systems are described from digital industrial and academic benchmarks, just adding analog cores. Through simulation with the adapted tool, the obtained results point to a decrease in the system test time, as well as a reduction in the cost of Automatic Test Equipment (ATE), in case of a production test. Thus, a reduction in the overall cost of the test procedure for such devices can be achieved.

Os sistemas eletrônicos digitais estão sendo cada vez mais utilizados em aplicações de telecomunicações, processamento de voz, instrumentação, biomedicina e multimídia. A maioria dessas aplicações requer algum tipo de processamento de sinal, sendo que essa função normalmente é executada em grande parte por um bloco digital. Além disso, considerando-se os diversos tipos de circuitos existentes num sistema, tais como memórias RAM (Random Access Memory) e ROM (Read Only Memory), partes operativas e partes de controle complexas, é cada vez mais importante a preocupação com o teste desses sistemas complexos. O aumento da complexidade dos circuitos a serem testados exige também um aumento na complexidade dos circuitos testadores (teste externo), tornando estes últimos muito caros. Uma alternativa viável é integrar algumas ou todas as funções de teste no próprio chip a ser testado. Por outro lado, essa estratégia pode resultar em um custo proibitivo em termos de área em silício.É interessante observar, no entanto, que se os testes e a função de processamento de sinal não necessitarem ser executados em paralelo, então é possível utilizar uma única área reconfigurável para realizar essas funções de uma maneira sequencial. Logo, este trabalho propõe uma arquitetura reconfigurável otimizada para a implementação desses dois tipos de circuitos (processamento digital de sinais e teste). Com esta abordagem pretende-se ter ganhos de área em relação tanto a uma implementação dedicada (full-custom) quanto a uma implementação em dispositivos reconfiguráveis comerciais. Para validar essas idéias, a arquitetura proposta é descrita em uma linguagem de descrição de hardware, e são mapeados e simulados algoritmos de teste e de processamento de sinais nessa arquitetura. S˜ao feitas estimativas da área ocupada pelas três abordagens (dedicada, dispositivo reconfigurável comercial e nova arquitetura proposta), bem como uma análise comparativa entre as mesmas. Também são feitas estimativas de atraso e frequência máxima de operação. / Digital electronic systems have been increasingly used in a large spectrum of applications, such as communication, voice processing, instrumentation, biomedicine, and multimedia. Most of these applications require some kind of signal processing. Most of this task is usually performed by a digital block. Moreover, these complex systems are composed of different kinds of circuits, such as RAM (Random Access Memory) and ROM (Read Only Memory) memories, complex datapaths and control parts. This way, the test of such systems is ever more important. Likewise, the increasingly complexity of the circuits to be tested requires more complex testers (external test), making the latter more expensive. An approach to address this problem is to embbed the test functions onto the chip to be tested itself. Nevertheless, this approach may bring a prohibitive cost in terms of area on silicon. However, if the test and the signal processing functions are not required to run in parallel, then it is possible to use the same reconfigurable area to implement these functions one after another. Thus, this work proposes an optimized reconfigurable architecture to implement this kind of circuits (digital signal processing and test). This approach intends to decrease the occupied area in comparison to a dedicated and also to a comercial reconfigurable device implementation. To validate these ideas, the proposed architecture is described using a hardware description language and some test and digital signal processing applications are mapped and simulated on this architecture. In this work an estimative of the occupied area by the three approaches (dedicated, comercial reconfigurable device, and the new proposed architecture) as well as a comparison analysis between them are performed. Likewise, a delay estimate is performed and the maximum operation frequency is evaluated.

Grandes saltos tecnológicos viabilizaram a integração de circuitos digitais de alta complexidade, com centenas de pinos e milhões de transistores. Sistematicamente, dispositivos eletromecânicos estão sendo substituídos por Circuitos Integrados (CIs) que contêm sistemas inteiros, ampliando o uso generalizada da eletrônica. Com o aumento da complexidade e quantidade de CIs produzidos, a tarefa de detectar de forma rápida e eficiente aqueles chips com problemas assumiu grande importância. Como a Testabilidade [McClu 86] de um CI afeta sua qualidade, um circuito que não é completamente testável, para um determinado modelo de falha, tem menos valor que outro inteiramente testável [De Mi 94]. Em estudos sobre confiabilidade, desempenho, custos e Testabilidade de circuitos VLSI verificou-se que o custo associado ao processo de testes de circuitos VLSI estava praticamente estabilizado, enquanto outros componentes do preço final do chip caíam. Por estas razões, a Testabilidade foi incorporada ao projeto desde suas concepções iniciais, apresentando geralmente resultados com menor Sobreárea e mínimo impacto no desempenho, quando comparado a CIs produzidos sem considerações relacionadas a testes. Uma técnica de teste que dispensa o uso de Equipamento Automático de Teste, conhecida como Autoteste Incorporado (em inglês, Built-In Self-Test – BIST), consiste em adaptar partes do próprio CI para gerar Vetores de Teste, comprimir e analisar os resultados. A técnica BIST tem sido empregada com sucesso em ambientes de projeto de Síntese de Alto Nível (High Level Synthesis, HLS), que tende a reduzir o tempo de projeto de um ASIC, auxiliando a determinação da arquitetura RTL [Stru et al. 99]. Nesta dissertação, considera-se uma forma específica de BIST, o structural off-line BIST [Abr et al. 90], em que o Autoteste se dá quando o CI digital é retirado de sua operação normal e colocado em modo teste, para que um Plano de Teste para Unidades Funcionais seja executado (na fase de manufatura e/ou de serviço em campo). O Plano de Teste, baseado em uma descrição estrutural do CI, é gerado por um algoritmo concebido para detectar os registradores que devem ser reconfigurados em Geradores de Padrões de Teste (em inglês, Test Pattern Generators, TPGs) e Analisadores de Assinatura (Signature Analyzers, SAs). O critério de seleção dos registradores baseia-se numa Função Custo, que avalia globalmente o grau de compartilhamento de cada registrador candidato, e a contribuição que a sua eventual escolha causaria no tempo final de teste. Os Registradores de Teste, reconfigurados em Autômatos Celulares (Cellular Automata, CAs), devem operar segundo um “Rule Number”, neste caso, Regra 90 ou 150. A tarefa do Autoteste paralelo é dividida em duas etapas: na primeira, a cada uma das Unidades Funcionais é associado o melhor momento possível para início de sua sessão de teste, resultando na construção gradativa de uma Matriz de Estado de Teste, e na segunda, com a Matriz de Estado de Teste já totalmente definida, é feita uma análise global para minimizar o número de candidatos a registrador de teste. O resultado final é um Plano de Teste Otimizado definindo as regras dos TPGs (TPG90 e/ou TPG150), o custo em termos de Sobreárea, o início da geração dos Vetores de Teste, sua duração e a Cobertura de Falha mínima. / Great technological developments have made possible the integration of digital circuits of high complexity, with hundreds of pins and million of transistors. Electromechanical devices are being systematically substituted for Integrated Circuits (ICs) that contain complete systems, extending the generalized use of electronics. With the increasing complexity and amount of ICs, the task of detecting faulty chips in a fast and efficient way has assumed great importance. As testability [McClu 86] affects the quality of an IC, a circuit that is not fully testable for one determined fault model has less value than another which is entirely testable [De Mi 94]. It was verified in studies on reliability, performance, costs and testability of VLSI circuits that the cost associated with tests was practically stabilized, while other components of the final price fell. For these reasons, testability was incorporated in the design since its initial conception, producing generally minor area overhead and minimum impact on the performance, when compared to ICs produced without test considerations. One test technique that eliminates de needs for use of Automatic Test Equipment, known as BIST - Built-In Self-Test, consists of adapting parts of the IC to generate Test Vectors, compress and analyze the results. The BIST technique has been used successfully in design of HLS - High Level Synthesis - environments, which tends to reduce the ASIC’s design time, easing the task of determining the RTL architecture [Stru et al. 99]. In this dissertation a specific form of BIST, the structural off-line BIST [Abr et al. 90], is considered. To start the self-test it is necessary to halt the normal operation of the digital IC and put it in test mode, so that a Test Plan for Functional Units is executed (in the phase of manufacture and/or in the field). The Test Plan based on the structure of the IC is generated by an algorithm conceived to detect the registers which will be reconfigured in TPGs - Test Pattern Generators, and SAs - Signature Analyzers. The criterion for selection of the registers is based on a Cost Function, which globally evaluates the degree of sharing of each register candidate, and the contribution that its eventual choice would cause in the final test time. The Test Registers reconfigured in CAs – Cellular Automata - must operate according to a “Rule Number”, in this case Rule 90 or 150. The task of the parallel self-test is divided into two stages: in the first one, to each Functional Unit is associated the best possible moment for its test session beginning, resulting in the gradual construction of a Test Status Matrix, and in the second, with the Test Status Matrix completely defined, a global analysis is made to minimize the number of register candidates. The final result is an Optimized Test Plan, which defines the rules of the TPGs (TPG90 and/or TPG150), the area overhead cost, the beginning of the Test Vector Generation, its duration and the minimum Fault Coverage.

abstract: Power management circuits are employed in most electronic integrated systems, including applications for automotive, IoT, and smart wearables. Oftentimes, these power management circuits become a single point of system failure, and since they are present in most modern electronic devices, they become a target for hardware security attacks. Digital circuits are typically more prone to security attacks compared to analog circuits, but malfunctions in digital circuitry can affect the analog performance/parameters of power management circuits. This research studies the effect that these hacks will have on the analog performance of power circuits, specifically linear and switching power regulators/converters. Apart from security attacks, these circuits suffer from performance degradations due to temperature, aging, and load stress. Power management circuits usually consist of regulators or converters that regulate the load’s voltage supply by employing a feedback loop, and the stability of the feedback loop is a critical parameter in the system design. Oftentimes, the passive components employed in these circuits shift in value over varying conditions and may cause instability within the power converter. Therefore, variations in the passive components, as well as malicious hardware security attacks, can degrade regulator performance and affect the system’s stability. The traditional ways of detecting phase margin, which indicates system stability, employ techniques that require the converter to be in open loop, and hence can’t be used while the system is deployed in-the-field under normal operation. Aging of components and security attacks may occur after the power management systems have completed post-production test and have been deployed, and they may not cause catastrophic failure of the system, hence making them difficult to detect. These two issues of component variations and security attacks can be detected during normal operation over the product lifetime, if the frequency response of the power converter can be monitored in-situ and in-field. This work presents a method to monitor the phase margin (stability) of a power converter without affecting its normal mode of operation by injecting a white noise/ pseudo random binary sequence (PRBS). Furthermore, this work investigates the analog performance parameters, including phase margin, that are affected by various digital hacks on the control circuitry associated with power converters. A case study of potential hardware attacks is completed for a linear low-dropout regulator (LDO). / Dissertation/Thesis / Masters Thesis Electrical Engineering 2019

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