La recherche en imagerie moléculaire repose beaucoup sur les performances en tomographie d'émission par positrons (TEP). Les avancées technologiques en électronique ont permis d'améliorer la qualité de l'image fournie par les scanners TEP et d'en augmenter le champ d'application. Le scanner LabPET II, en développement à l'Université de Sherbrooke, permettra d'atteindre des résolutions spatiales inégalées.La conception de ce scanner requiert une très grande densité de détecteurs de l'ordre de 39 000 sur un anneau de 15 cm de diamètre par 12 cm de longueur axiale. D'autre part, l'Université de Sherbrooke mène également des travaux en tomodensitométrie (TDM) par comptage de photons individuels. Ces travaux s'insèrent dans un programme de recherche menant à réduire par un facteur 1,5 à 10 la dose de rayon X par rapport aux doses actuelles en TDM. Un circuit intégré (ASIC) a été développé pour supporter les performances attendues en TEP et en TDM. Cependant, la très grande densité de canaux rend inadéquate la vérification externe, sur circuits imprimés (PCB), des fonctionnalités des 64 canaux d'acquisition du circuit intégré actuellement en conception. Ainsi, un générateur de charge électronique a été conçu et intégré dans l'ASIC afin de pouvoir vérifier directement sur le circuit intégré ( On-Chip ) le fonctionnement de la chaine d'acquisition. Il permettra aussi de faire les tests pour le calcul de la résolution d'énergie et de la résolution en temps intrinsèque. La communication des données avec l'ASIC se fait par une ligne différentielle afin de maximiser l'immunité des signaux contre le bruit et d'assurer la vitesse de communication voulue.La norme Low-Voltage Differential Signaling (LVDS) a été choisie pour ce type de communication. En effet, trois récepteurs LVDS, basse consommation, ont été conçus et intégrés dans l'ASIC afin de recevoir les commandes de fonctionnement de l'ASIC à partir d'une matrice de portes programmables Field-Programmable Gate Array (FPGA) et de communiquer le signal d'horloge aux différents blocs. Pour augmenter la fiabilité du traitement effectué par l'électronique frontale, une mesure en température de l'ASIC est nécessaire. Un capteur de température basé sur la boucle à délais Delay-Locked Loop (DLL) a été conçu et intégré. En effet, la mesure de la température de l'ASIC permet d'intervenir en réalisant une compensation sur les mesures et en contrôlant le système de refroidissement en cas de sur-échauffement.

L'industrie nucléaire montre un intérêt croissant pour les technologies basées sur les fibres optiques pour la transmission des données et comme capteurs. Les fibres optiques offrent plusieurs avantages et les capteurs utilisant cette technologie n'ont pas besoin d'alimentation électrique au point de détection, ils ont une réponse rapide et peuvent être facilement multiplexés : dans le cas d'un capteur de température plusieurs thermocouples peuvent être substituées par une seule fibre, diminuant les déchets. Les réacteurs à fission nucléaire constituent un des environnements les plus agressifs : la dose de rayonnement gamma est de l'ordre du GGy avec une forte fluence de neutrons et une température de fonctionnement supérieure à 300°C pour les réacteurs actuels, connus comme de génération III. Ce travail a été réalisé en collaboration avec la société AREVA, industriel français actif dans le domaine de l'énergie, dans le but de réaliser un capteur de température résistant à l'environnement d'un réacteur nucléaire de génération IV, réacteur à neutrons rapides refroidi au sodium liquide. La technologie actuellement utilisée, les thermocouples, présente une dérive de la mesure due au rayonnement et un temps de réponse d'une seconde. Afin de supprimer la dérive, de réduire le temps de réponse et d'augmenter la précision, un capteur de température à réseau de Bragg a été choisi. Pour comprendre le comportement d'un tel système dans un environnement difficile, nous avons utilisé une approche expérimentale basée sur des techniques complémentaires comme l'atténuation induite par le rayonnement, photoluminescence, résonance paramagnétique électronique et spectroscopie Raman / The nuclear industry shows an increasing interest in the fiber optic technology for both data communication and sensing applications in nuclear plants. The optical fibers offer several advantages and the sensors based on this technology do not need any electrical power at the sensing point, they have a quick response and they can be easily multiplexed: in the case of a temperature sensor, several thermocouples can be substituted by a single fiber, resulting in a decrease of the waste material. The fission reactors are a very harsh environment: it is characterized by the highest dose of gamma-rays, of the order of magnitude of GGy, besides a high flux of neutrons and high operating temperature (300°C for the current reactors, known as generation III). This work has been carried out in collaboration with AREVA, a French industrial conglomerate active in the energy domain, with the aim of realizing a temperature sensor resistant to the environment of nuclear reactor of generation IV, in particular a Sodium-cooled Fast Reactor. The currently used technology, the thermocouples, presents a drift of the measurement due to irradiation, that needs a calibration, and a long response time on the order of seconds. In order to remove the drift, to reduce the response time and to increase the precision, a Fiber Bragg Grating temperature sensor was chosen, in regard to all the advantages of the optical fibers. To understand the behavior of such system in a harsh environment, as the nuclear reactor core, we used an experimental approach based on complementary techniques such as radiation-induced attenuation, photoluminescence, electron paramagnetic resonance and Raman spectroscopies

L'efficacité énergétique est devenue une métrique clé de la performance des systèmes sur puce numériques, en particulier pour les applications tirant leur énergie de batteries ou de l'environnement. La miniaturisation technologique n'est plus suffisante pour atteindre les niveaux de consommation requis. Ce travail de recherche propose ainsi de nouvelles conceptions de circuits pour la génération d'horloge flexible, la mesure de puissance et de température ainsi que l'intégration de ces blocs au sein de systèmes sur puce complets.Le multiplieur de fréquence innovant en boucle ouverte proposé permet l'adaptation rapide de la fréquence générée (53MHz 0.5V - 889MHz 0.9 V). Sa surface réduite (981µm2) et faible consommation (0.45pJ/cycle à 0.5 V) facilitent son intégration dans des systèmes à basse consommation. Le capteur de puissance instrumente un convertisseur de tension switched-capacitor; validé sur deux architectures différentes, il permet une mesure de la puissance d'entrée et de sortie avec une précision de 2.5% à 6%. Enfin, un nouveau principe de capteur de température est proposé. Il exploite une méthode de calibration par body-biasing sur caisson n et un système numérique intégré pour la compensation de non-linéarité. Enfin, cette thèse illustre la manière dont ces circuits peuvent être intégrés pour assurer la gestion de consommation de systèmes complexes. Un travail de modélisation du body-biasing est proposé, illustrant sa complémentarité avec la gestion de tension d'alimentation. Puis trois exemples de stratégies de gestion de la consommation sont proposées au sein de systèmes complets. / Energy efficiency has become a key metric for digital SoC, especially for applications relying on batteries or energy harvesting. Hence, this work proposes new designs for on-chip flexible clock generator, power monitor and temperature sensor as well as the integration of those blocks within complete SoC.The novel open-loop clock multiplier architecture enables fast frequency scaling and is implemented to operate on the same voltage-frequency range as a digital core ((53MHz 0.5V - 889MHz 0.9 V). The achieved extremely low area (981µm2) and power consumption 0.45pJ/cycle 0.5 V) also ease its integration within low power SoC. The proposed power monitor instruments switched capacitor DC-DC converters, which are standard components of low voltage SoCs. The monitor has been demonstrated over two different converters topologies and provides a measurement of both the converter input and output power within 2.5% to 6% accuracy. Last, a new principle of temperature sensor is proposed. It leverages single n well body-biasing for calibration and integrated digital logic for large non-linearity correction. It is expected to achieve within 1C accuracy 0.1nJ / sample and 225 µm2 probe area. Then, this work illustrates how those circuits can be integrated within complex SoCs power management strategies. First, a modeling study of body biasing highlights the benefits it can provide in complement to voltage scaling, accounting for a wide temperature range. Last, three example of power management are proposed at SoC level.

On assiste aujourd’hui à une évolution des systèmes électroniques nomades vers des fonctionnalités plus avancées. Cette complexification des systèmes électroniques nomades nécessite une augmentation de la puissance de calcul des puces électronique, ce qui se peut se traduire par une utilisation d’une technologie CMOS agressive, mais qui se complète aujourd’hui par une technique appelée intégration 3D. Il ne s’agit donc plus d’une évolution classique à l’échelle du transistor suivant la loi de Moore mais à celle de l’échelle plus large du boîtier / système, on parle alors de la loi de « More than Moore ». L’empilement tridimensionnel (3D) des puces électroniques engendre une augmentation de la densité de puissance totale dissipée par unité de surface de l’empilement final. Cette puissance, résultant essentiellement de l’effet joule dans les transistors et l’interconnexion, est une source de chaleur qui contribue à l’augmentation de la température globale de la puce. L’objectif global de cette thèse est d’étudier les échanges thermiques dans un empilement de puces 3D durant leur fonctionnement. On s’attachera à comprendre les effets géométriques ou matériaux de l’empilement ainsi que l’impact du placement des TSV, Bumps ... sur ces échanges thermiques. L’étude s’appuie sur des simulations numériques validées par des mesures expérimentales sur des empilements 3D. Ces études numérique et expérimentale auront comme finalité de déduire des règles de dessin thermiques qui seront validées sur le dessin de circuits basiques ou plus complexes. Dans la suite, ces différents objectifs seront motivés et abordés en détail. L’établissement d’un modèle thermique basé sur des simulations en éléments finis d’un procédé industriel CMOS 65 nm 3D permettra d’aborder le problème de modélisation de la manière la plus précise possible. En effet, les précédentes simulations ont utilisé des modèles compacts – donc de moindre précision que les éléments finis – et un procédé générique qui ne reflète pas toutes les propriétés des matériaux, et en particulier celles des interfaces. Les résultats ainsi obtenus seront validés par des mesures sur des puces empilées réalisées dans le procédé considéré. Dans cette partie expérimentale, l’objectif est de déterminer une cartographie de la température dans un empilement 3D en utilisant des capteurs embarqués dans le silicium, et ce sous différentes conditions d’opération de la puce 3D. Il en ressortira un modèle numérique validé et calibré par des mesures expérimentales. / Today we are witnessing an evolution of mobile electronic systems to more advanced features. The complexity of mobile electronic systems requires an increase in computing power of electronic chips, which can lead to the use of aggressive CMOS technology, but which now completed with a technique called 3D integration. It is more of a classical evolution across the transistor following Moore's law but that of the wider scale of the packaging / system, it is called the law of "More than Moore". Three dimensional (3D) stack of electronic chip generates an increase in the density of total power dissipated per unit area of the final stack. This power, essentially resulting in the Joule effect transistors and interconnection, is a source of heat which contributes to increase the overall temperature of the chip. The global objective of this thesis is to study the heat transfer in a 3D stack of chips during operation. We will seek to understand the geometric or materials effects of the stack and the impact of the placement of TSV, Bumps ... on these heat exchanges. The study is based on numerical simulations validated by experimental measurements on 3D stacks. These numerical and experimental studies have as a goal to deduce thermal design rules that will be validated in the drawing of basic or more complex circuits. In the following, these goals will be motivated and discussed in detail. The establishment of a thermal model based on finite element simulations of an industrial process 3D CMOS 65 nm will address the problem of modelling the most accurate way possible. Indeed, previous simulations used compact models - so that the lower accuracy of finite elements - and a generic method that does not reflect all of the properties of materials, and in particular interfaces. The results obtained will be validated by measurements on stacked chips carried out within the process concerned. In the experimental part, the objective is to determine a thermal mapping in a 3D stack using sensors embedded in the silicon, and under different conditions of 3D chip process. This will provide a numerical model validated and calibrated by experimental measurements.

L'objectif de cette thèse était de développer un capteur de température passif sans fil à transduction électromagnétique utilisant un couplage électromagnétique - fluide. Le principe de ce type de capteur est basé sur la dilation thermique d'un fluide dans un micro-canal qui modifie les propriétés électromagnétiques d'un dispositif aux fréquences millimétriques. Deux types de capteurs de température qui utilisent la transduction électromagnétique et la micro-fluidique ont été étudiés. Le premier est constitué d'une capacité planaire variable à l'aide d'un fluide diélectrique (eau distillée). La capacité est constituée par des électrodes en cuivre déposées sur un substrat en verre. La variation d'impédance, obtenue lors de la progression du front d'eau dans le micro-canal, permet de modifier l'impédance de charge d'une antenne et module ainsi le niveau de l'écho RADAR. Le second capteur utilise un fluide conducteur (Galinstan) qui court-circuite les deux brins d'une antenne dipôle lorsque le liquide se dilate. La structure utilisée est constituée d'un réseau d'antenne dont les deux brins sont court-circuités progressivement pour des températures différentes. On obtient ainsi une modulation de l'écho RADAR.

La Thèse a été réalisée en cotutelle entre l’Université Jean Monnet de Saint Etienne (France) et l’université de Palerme (Italie) et en collaboration avec l’Agence nationale pour la gestion des déchets radioactifs (ANDRA). Le travail de recherche concerne l'étude des capteurs répartis à fibres optiques (utilisant la lumière rétrodiffusée Raman et Brillouin) destinés à l’observation et à la surveillance des ouvrages dédiés au stockage géologique de déchets radioactifs de haute activité et moyenne activité à vie longue (projet CIGEO : centre industriel de stockage géologique). Dans ce contexte, les fibres optiques sont envisagées en tant qu’élément sensible de capteurs pour la mesure de paramètres environnementaux tels que la température ou la déformation. Les conditions environnementales extrêmes d’exploitation entrainent la dégradation des propriétés de la fibre optique et des performances du capteur. La réponse des capteurs Brillouin et Raman est influencée par la présence de rayonnement y et d’hydrogène dans l’atmosphère Cigéo. Dans les deux cas, une diminution de la transmission linéique de la fibre optique est observée. Ce phénomène est dû à l’atténuation induite par radiation (RIA) ou par hydrogène (HIA) réduisant ainsi la portée de la mesure. En outre le rayonnement y et l’hydrogène provoquent des erreurs sur la mesure de température ou de déformation pour les deux types de capteurs. L’étude a permis d’établir les lignes directrices pour la sélection et le développement des capteurs repartis à fibre optique appropriés pour travailler dans l’environnement Cigéo / This PhD thesis is conducted in the joint supervision of both the University Jean Monnet of Saint Etienne (France) and the University of Palermo (Italy) in collaboration with the French national agency for the management of radioactive wastes (ANDRA). The aim of the Thesis is to evaluate the performances of distributed optical fiber sensors (based on Raman and Brillouin scattering technologies) that will be employed for monitoring industrial site for deep geological disposal for high and long-lived intermediate level activity radioactive waste (HL-W and LL/IL-W, respectively), called Cigéo. In this context, the distributed optical fiber sensors will provide a time and spatial cartography of the strain and temperature inside the disposal cell. The severe environment of Cigéo requires the sensor evaluation taking into account the resulting degradation of the sensing optical fiber. The sensor response is affected by y-rays and hydrogen presences inside the storage cells. In both cases a decrease of the optical fiber transmission, due to the radiation or hydrogen induced attenuation (RIA or HIA) is observed and limits the sensing distance range of the sensor. Moreover, the two different environment constraints lead to errors in the temperature or strain evaluation for both sensor technologies. This Thesis work establishes the guidelines to select and design distributed optical fiber sensors suitable to operate in radiation environment such as Cigéo one

Dans un marché aéronautique en plein essor marqué par une croissance rapide du parc d’avions utilisées à travers le monde, l’optimisation de la maintenance devient une préoccupation pour les avionneurs. Il s’agit de maximiser la disponibilité des aéronefs tout en réduisant les couts directs d’exploitation sans compromis sur la sécurité des hommes et en respectant les contraintes environnementales. Une stratégie possible pour relever ce challenge est de renforcer la capacité à anticiper les défaillances afin de recourir à des actions préventives le plus juste possible sur les composants les plus critiques comme les roulements à billes. La mise en œuvre de processus de Prognostic Health Management (PHM) prend ainsi une part grandissante et le processus de pronostic est considéré comme l’un des principaux leviers d’action. Son déploiement requiert que le comportement du système étudié puisse être observés. Il peut ainsi bénéficier de l’apport des récentes avancées dans le domaine des microsystèmes autonomes en énergie permettant des mesures intelligentes et un transfert de données d’une manière distribuée, sans aucune aide externe. L’association de ses deux champs de recherche mène naturellement vers le roulement intelligent qui pourrait être la transition d’une maintenance programmée à une maintenance prédictive. Cependant les solutions de PHM autour du roulement et le roulement intelligent, ne restent pas moins le fruit de l’évolution des techniques et technologies de surveillance, de récupération d’énergie et de connectivité. C’est dans ce cadre que s’inscrit ce mémoire de thèse par Validation des Acquis de l’Expérience (VAE). Il s’articule en trois parties principales : motivations du VAE, état de l’art autour du roulement mécatronique et exemple de contributions autour de la récupération d’énergie et la communication sans fil à des fins de surveillance. / The aeronautic market is growing and the aircraft fleet size is becoming bigger. Maintenance optimization is a key focus for liner since objectives are to maximize the aircraft availability and to reduce the direct cost of ownership with no compromise on the flight security and safety with respect to environmental standards. To meet this challenge one possible strategy is to apply a PHM approach using the recent advance in the autonomous embedded microsystem field. This PhD work presents some work done around energy harvesting and wireless sensor to enable a smart bearing able to measure the usage and health data from the component in the purpose of predictive mainteance.

La conception de circuit à très faible tension d'alimentation est un moyen depuis longtemps connu pour diminuer la consommation d'énergie des circuits pour un même service rendu [VITTOZ weak inversion]. La faible tension permet de gagner à la fois en courant de fuite [K ROY leakage] et surtout en courant dynamique qui reste la partie de l'énergie consommée la plus ardue a maîtriser. Elle s'accompagne d'un délai multiplié par plusieurs ordres de grandeur et une sensibilité accrue aux variations de paramètres des dispositifs. Cette variation étant plus grande dans les technologies récentes, la conception à très faible tension était jusqu'à récemment limitée aux nœuds technologiques en deçà de 40nm, mais des avancées récentes en technologie 32nm ont été publiés [TI ISSCC2011]. Un premier travail de thèse [ABOUZEID PhD], a permis de confirmer la faisabilité de la conception de circuit ULV. Plus précisément ont été démontrées : · une méthodologie de conception de cellules logiques en technologie 90nm, 65nm, 45nm et 40nm · une adaptation des flots automatiques d'implémentation et de vérification en 40nm · un précurseur de SRAM en CMOS65nm Sur cette base le présent travail de thèse consistera en l'élargissement de l'éventail du champ de conception ULV vers la gestion d'alimentation, la compensation des conditions environnementales et l'optimisation architecturale afin de préparer l'industrialisation de futures applications ULV. / IoT applications continue to push towards ultra-low-power constrained ASICs, creating severe challenges to achieve sufficient power efficiency in extreme Voltage and Temperature conditions. Thus, it is necessary to build closed-loop compensation systems that are autonomous to environmental conditions especially temperature at sub-threshold regime. Two major work are proposed: an adaptive techniques that allow to enhance the performance of designs that leverage aggressive voltage scaling. we fully exploits the FD-SOI 28nm technology dual gate capabilities to both attain optimal power efficiency points and compensate for gradual changes in overall device performance due to process, voltage, and temperature variations. Our proposed compensation Unit system is a fully-digital error-prediction solution providing a compromise between industry reliability requirements and manufacturing guard-band reduction with low-invasiveness and post-silicon tunability. Critical-Paths timing monitors are distributed across the processor and tuned to match the closest critical paths. A programmable workload emulator allows to adapt and take into account the processor tasks. Generated warning Flags due to V-T variations are analyzed based on an adjustable warning rate and body bias is adapted correspondingly. Based on the operation voltage, either fine or coarse body biasing can be activated for compensation. The second part of this thesis addresses on-chip temperature monitoring that plagues aggressively voltage scaled ASICs. We propose to closely monitor temperature fluctuations at low-voltage but also hot-spot detection at nominal and over-drive supply voltage conditions.