Thesis (M.Eng. (Electrical, Electromic and Computer Engineering)) -- University of Pretoria, 2007. / Includes bibliographical references (leaves 82-87)

Thesis (M.S.)--University of Alabama at Birmingham, 2008. / Description based on contents viewed Oct. 7, 2008; title from PDF t.p. Includes bibliographical references (p. 80-81).

Esta tese aborda o problema de prover a independência de plataforma em transformações de modelos no contexto da MDA (Model Driven Architecture). A MDA é uma abordagem de desenvolvimento de software baseada na criação e na transformação de modelos. Assim, em MDA os modelos são os principais artefatos ao longo do ciclo de vida de desenvolvimento de software e as transformações desempenham um papel fundamental. No entanto, a maioria das iniciativas MDA são dedicadas, isto é, as características da plataforma são implicitamente especificadas nas regras de transformação. À medida que os aspectos ligados à plataforma não são separados das regras de transformação, para cada plataforma selecionada deve haver uma transformação de modelos correspondente. Por um lado, isto facilita o desenvolvimento de transformações de modelo. Por outro lado, a transformação torna-se limitada a uma plataforma específica, uma vez que os recursos da plataforma estão fortemente associados com as regras de transformação. Um dos desafios consiste em criar regras de transformação independentes das características da plataforma de implementação de sistemas de software. Esta tese propõe um método para a criação de transformações de modelo chamado PI-MT (Platform Independent - Model Transformations). O PI-MT é voltado ao desenvolvimento de software embarcado baseado em Sistemas Operacionais em Tempo-Real (RTOS - Real-Time Operating System). Além disso, o método permite a adaptação de transformações de modelos para diferentes plataformas baseadas em RTOS, por meio de modelos de plataforma explicitamente definidos. Como resultado, o método de PI-MT oferece independência entre as regras de transformação e as características da plataforma. / This thesis deals with the platform-independence matter in the Model Driven Architecture (MDA) context. MDA is an approach to software development based on the design and transformation of models. In the MDA approach models are the core artifacts throughout the entire software development lifecycle, and thus a key role is played by model transformations. Nevertheless, most MDA initiatives are dedicated, i.e., the platform features are implicitly employed in the transformation rules. As the aspects associated with the platform are not separated from the transformation rules, for each selected platform there must be a corresponding model transformation. On the one hand, this makes the model transformation development easier. On the other hand, model transformation becomes limited to a specific platform, once the platform features are strongly associated with the transformation rules. An open challenge consists of how to create transformation rules independently of the deployment platform features of software systems. This thesis proposes a method for creating model transformations, called PI-MT (Platform Independent - Model Transformations). The PI-MT is particularly applied to embedded software development based on Real-Time Operating Systems (RTOS). In addition, it allows the adaptation of the model transformation process to different RTOS-based platforms by means of Platform Models explicitly defined. As a result, the PI-MT method provides independence between the model transformation rules and the platform features.

Peer-to-Peer (P2P) overlays were initially proposed for use with wired networks. However, the very rapid proliferation of wireless communication technology has prompted a need for adoption of P2P systems in mobile networks too. There are many common characteristics between P2P overlay networks and Mobile Ad-hoc Networks (MANET). Self-organization, decentralization, a dynamic nature and changing topology are the most commonly shared features. Furthermore, when used together, the two approaches complement each other. P2P overlays provide data storage/retrieval functionality and MANET provides wireless connectivity between clients without depending on any pre-existing infrastructure. P2P overlay networks can be deployed over MANET to address content discovery issues. However, previous research has shown that deploying P2P systems straight over MANET does not exhibit satisfactory performance. Bandwidth limitation, limited resources and node mobility are some of the key constraints. This thesis proposes a novel approach, OneHopOverlay4MANET, to exploit the synergies between MANET and P2P overlays through cross-layering. It combines Distributed Hash Table (DHT) based structured P2P overlays with MANET underlay routing protocols to achieve one logical hop between any pair of overlay nodes. OneHopOverlay4MANET constructs a cross-layer channel to permit direct exchange of routing information between the Application layer, where the overlay operates, and the MANET underlay layer. Consequently, underlay routing information can be shared and used by the overlay. Thus, OneHopOverlay4MANET reduces the typical management traffic when deploying traditional P2P systems over MANET. Moreover, as a result of building one hop overlay, OneHopOverlay4MANET can eliminate the mismatching issue between overlay and underlay and hence resolve key lookups in a short time, enhancing the performance of the overlay. v In this thesis, we present OneHopOverlay4MANET and evaluate its performance when combined with different underlay routing protocols. OneHopOverlay4MANET has been combined with two proactive underlays (OLSR and BATMAN) and with three reactive underlay routing protocols (DSR, AODV and DYMO). In addition, the performance of the proposed system over OLSR has been compared to two recent structured P2P over MANET systems (MA-SP2P and E-SP2P) that adopted OLSR as the routing protocol. The results show that better performance can be achieved using OneHopOverlay4MANET.

Orientadores: Rodolfo Jardim de Azevedo, Paulo César Centoducatte / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-17T03:13:58Z (GMT). No. of bitstreams: 1 Ecco_LeonardoLuiz_M.pdf: 1421385 bytes, checksum: f67461dbfc9c1fb6597942f22c234b0a (MD5) Previous issue date: 2010 / Resumo: Processadores RISC podem ser usados para atender a crescente demanda por desempenho requerida por sistemas embarcados. Entretanto, essas arquiteturas têm como desvantagem uma densidade de código ruim. Recodificações do conjunto de instruções, como o MIPS16 e o Thumb, representam uma abordagem eficiente para lidar com esse problema. Esse trabalho propõe uma codificação alternativa para a arquitetura SPARCv8. A nova codificação, chamada SPARC16, foi projetada com a ajuda de um modelo de programação linear inteira. As novas instruções utilizam 16 bits para serem codificadas e são facilmente traduzidas para suas correspondentes no conjunto de instruções original em tempo de execução, tornando possível posicionar um descompressor antes do estágio de decode de um processador SPARC e usar o restante do pipeline de forma transparente. O descompressor foi projetado e integrado no processador Leon 3 (SPARCv8) e ocasionou um acréscimo de 24% na área e nenhuma penalização na freqüência. Apenas um montador foi implementado para a extensão SPARC16. O descompressor foi validado através de programas que exercitam todas as instruções SPARC16 escritos diretamente em linguagem de montagem. As razões de compressão dos programas dos benchmarks Mediabench e Mibench foram obtidas inferindo como código SPARCv8 seria representado com instruções SPARC16. Através desse método, razões de compressão de até 58% foram atingidas (para o programa cjpeg) com uma média de 61.27% para os programas do Mediabench e 60.77% para os programas do Mibench. Utilizando a mesma abordagem, uma avaliação da mudança trazida pelo uso de SPARC16 nos padrões de acesso à cachê de instruções foi feita e mostrou reduções no número de misses até superiores a 50% / Abstract: RISC processors can be used to face the ever increasing demand for performance required by embedded systems. Nevertheless, these architectures have as drawback a poor code density. Alternate encodings for instruction sets, such as MIPS16 and Thumb, represent an effective approach to deal with this problem. This work proposes an alternate encoding for the SPARCv8 architecture. The new encoding, called SPARC16, was designed with the aid of an integer linear programming model. The new instructions are 16-bits wide and are easily translated to its 32-bit counterparts during execution time, making it possible to place a decompressor engine before the decode stage of a SPARC processor and use the remaining of the pipeline transparently. The decompressor engine was designed and integrated into the Leon 3 processor (SPARCv8) and caused an increase of 24% in area and no timing overhead. Only an assembler was implemented for the SPARC16 extension. The decompressor engine was validated using programs that cover all the SPARC16 instructions written directly in assembly language. The compression ratios for the programs belonging to the Mediabench and Mibench benchmarks were obtained inferring how SPARCv8 code would be represented with SPARC16 instructions. Through this method, compression ratios as low as 58% were achieved (for the cjpeg program) with an average of 61.27% for the Mediabench programs and 60.77% for the Mibench programs. Using the same approach, an evaluation of the change brought by the use of SPARC16 in the instruction cache access patterns was performed and showed reductions in the number of misses even greater than 50% / Mestrado / Ciência da Computação / Mestre em Ciência da Computação

Orientador: Sandro Rigo, Guido Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-09T09:47:20Z (GMT). No. of bitstreams: 1 Albertini_BrunodeCarvalho_M.pdf: 662858 bytes, checksum: 2f20414069e7bee35628c149a740056a (MD5) Previous issue date: 2007 / Resumo: Com o passar do anos, os sistemas digitais estão se tornando cada vez mais complexos, aglutinando processadores de propósito geral com hardware e barramentos especializados em uma única pastilha de silício, devido às restrições de consumo, espaço e desempenho. Para contornar esta complexidade e o curto time-to-market, os projetistas estão adotando novas metodologias de descriçãao de hardware em alto nível baseadas em linguagens de descrição de sistemas como o SystemC. Estas descrições permitem o desenvolvimento e o teste do software cedo, sobre um ambiente simulado, e são mais rápidas de escrever e simular que as descrições em baixo níivel. A desvantagem é a perda da precisão da simulação no que diz respeito aos ciclos de clock, que pode ser ignorada nas fases iniciais de projeto. O ArchC é um projeto do LSC que tem como alvo a geração de simuladores de conjuntos de instruções e outras ferramentas a partir de modelos descritos em uma linguagem similar a SystemC. Os simuladores gerados são compatíveis com SystemC e podem ser compilados com ferramentas gratuitas como GCC. Seguindo os passos da indústria, ele suporta descrições de alto nível com comunicação por chamada de funções (TLM ¿ Modelagem em nível de transações ) desde a versão 2.0. Um problema comum quando se está desenvolvendo hardware especializado usando linguagens de descrição de alto nível é a depuração. A utilização das ferramentas existentes como o GDB (GNU Debugger) não é trivial dado que a biblioteca SystemC passa a fazer parte do simulador quando este é compilado. Propomos uma metodologia de depuração baseada em reflexão computacional de módulos SystemC para gerar dicionários que alimentam um módulo capaz de inspecionar e alterar outros módulos em tempo de execução. No presente trabalho, apresentaremos a ARP, a plataforma de referência do ArchC. Seu público alvo são os arquitetos de projetos baseados em plataformas, fornecendo um ambiente para o desenvolvimento de plataformas utilizando simuladores ArchC e os novos usuários, introduzindo o protocolo de comunicação do ArchC, o SystemC e as metodologias relacionadas ao projeto de plataformas / Abstract: Digital systems are becoming more and more complex through the years, putting general purpose processors together with specialized hardware and buses into the same silicon die, due to power, area and performance constraints. In order to deal with this complexity and a short time-to-market, designers are adopting high level hardware descriptions, based on languages such as SystemC. Those descriptions permit early software development and test under a simulated environment, and are also faster to be coded and simulated than low level descriptions. The tradeoff is the loss of simulation precision regarding clock cycles, that can be ignored in early project phases. ArchC is an architecture description language aiming retargetable instruction set simulator generation described in a SystemC like language. The generated simulator is full SystemC compatible and can be compiled with free available tools, as GNU GCC. Following industry path, it supports high level descriptions with Transaction Level Modeling (TLM) communication capabilities since version 2.0. A common problem when developing specialized hardware using high level description languages is debugging. The use of existing tools like GDB (GNU Debugger) is not straightforward since SystemC library becames part of the executable simulator. We propose a new platform debugging methodology based on computational reflection of SystemC modules to generate a dictionary. This dictionary feeds a special SystemC module capable of inspecting and changing attributes of platform modules at run time. In the present work, the ArchC Reference Platform is introduced. It aims the platform based architects, supplying a framework for platform design using ArchC simulators, introducing ArchC communication protocol, SystemC and platform design methodologies / Mestrado / Arquitetura de Computadores / Mestre em Ciência da Computação

Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-15T15:19:14Z (GMT). No. of bitstreams: 1 Klein_FelipeVieira_D.pdf: 3206083 bytes, checksum: c061ecd0ae638bd119cadc4fdfaf309c (MD5) Previous issue date: 2009 / Resumo: O crescente aumento da demanda por funcionalidades agregadas a um mesmo dispositivo, aliado a rígidas restrições de desempenho colocam a dissipação de potência como um dos requisitos mais importantes dentro do fluxo de projeto em CAD/EDA. A constante evolução da tecnologia de semicondutores das 'ultimas décadas tem garantido o aumento da complexidade dos sistemas, que demandam cada vez mais recursos computacionais. Contudo, esta crescente complexidade leva ao aumento do consumo de potência, que tem uma série de efeitos colaterais indesejados, tais como, problemas térmicos e aumento da densidade de potência, comprometendo a confiabilidade do circuito. Desta forma, 'e necessário introduzir soluções para o resfriamento do chip, aumentando seu custo final e seu time-to-market. Além disso, no que diz respeito aos dispositivos portáteis, estes têm sua autonomia reduzida devido aos elevados montantes de energia requeridos para seu funcionamento. As contribuições desta tese englobam dois temas distintos dentro do chamado low-power design. O primeiro tema aborda as técnicas de macromodelagem de potência em RTL. Inicialmente, 'e mostrado que as técnicas convencionais de modelo simples têm limitações intrínsecas que afetam a precisão de suas estimativas. Uma análise quantitativa e qualitativa 'e conduzida, apontando as limitações de diversas técnicas conhecidas, e demonstrando que o uso de uma 'única técnica pode comprometer a qualidade geral das predições. Em seguida, são propostas duas novas técnicas de macromodelagem baseadas em múltiplos modelos, a fim de explorar os pontos fortes de cada modelo individual e otimizar a qualidade das estimativas. Os resultados obtidos com a abordagem proposta revelaram melhorias significativas em relação a abordagem convencional, alcançando resultados 7 vezes superiores para os erros médios, enquanto que os erros máximos foram reduzidos em até 9 vezes. O segundo tema aborda uma 'área que vem recebendo muita atenção com a chegada da era multi-core: o paradigma de programação concorrente conhecido como memória transacional, cujo intuito 'e tornar a tarefa de criar software concorrente mais simples. Embora esta seja uma 'área muito ativa, os pesquisadores têm quase que invariavelmente se concentrado no desempenho das aplicações, negligenciando métricas tais como energia e potência. Este trabalho apresenta uma análise pormenorizada do consumo de energia de uma implementação estado-da-arte de STM (Software Transactional Memory), sendo a primeira do gênero neste contexto. Além disso, uma nova estratégia de gerenciamento de contenção baseada em DVFS (Dynamic Voltage and Frequency Scaling) é proposta, com o intuito de reduzir o consumo de energia de aplicações exibindo alta contenção no barramento / Abstract: The growing demand for features to be included into electronic devices, along with tight performance constraints, make power consumption one of the most important design constraints in the CAD/EDA design flow. The constant evolution of the semiconductor technology, observed in the last decades, has considerably increased the complexity of today's systems, which demand exorbitant computational resources. Unfortunately, the growing complexity leads to a higher power consumption which, in turn, has a number of undesired side effects, such as thermal issues and increased power density, thus compromising the overall circuit reliability. Hence, elaborated cooling solutions are required, increasing its final cost and compromising its time-to-market. Moreover, the large amounts of energy needed by portable devices substantially reduce their battery lifetime. The contributions of this thesis encompass two distinct topics within the so-called low-power design. The first one is related to RTL power macromodeling techniques. It is shown that conventional single-model techniques have intrinsic limitations that affect their accuracy. Then, a quantitative and qualitative analysis is conducted, pinpointing the limitations of several well-known techniques, followed by a demonstration that the adoption of a single technique may compromise the overall quality of the estimates. Subsequently, two novel multi-model power macromodeling techniques are proposed, which exploit the strengths of each single-model technique in order to optimize the accuracy of power estimation. The obtained results revealed substantial improvements in accuracy, which becomes 7 times better for the average errors, while the overall maximum estimation error is divided by 9. The second part of this thesis is related to a topic which is gaining much attention recently in the multi-core era: the concurrent programming paradigm widely known as transactional memory, which aims at making the task of creating concurrent software simpler. Although this is a rather active area, researchers have invariably focused on performance, leaving other metrics such as power and energy unattended. This work presents a detailed power analysis of a state-of-the-art STM (Software Transactional Memory) implementation, being the first one in this context. Moreover, a novel DVFS-based (Dynamic Voltage and Frequency Scaling) contention management strategy is proposed, which reduces the energy consumption by exploiting the slack available in applications displaying high bus contention / Doutorado / Sistemas de Computação / Doutor em Ciência da Computação

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-22T19:27:44Z (GMT). No. of bitstreams: 1 Guedes_Marcelo_M.pdf: 3596190 bytes, checksum: cb76d95f3dd3a8542b2e08b6b38550e0 (MD5) Previous issue date: 2012 / Resumo: A dissertação apresenta acSynth, um conjunto de ferramentas integradas que tem por objetivo fornecer uma plataforma aberta de desenvolvimento e síntese de projetos a partir de descrições em ADL ArchC. Como primeiro trabalho, acSynth foi equipado com ferramentas para caracterização de consumo de energia de processadores através do método Tiwari. Isto foi concretizado através da composição das ferramentas PowerSC, acPower e acPowerGen, capacitando acSynth a obter e armazenar informações de consumo de energia. Estes dados podem, então, ser utilizados em simulações em acSim, com geração automática de relatórios em nível ADL. Após a caracterização, é possível distribuir as informações coletadas para evitar reexecutar o fluxo para as mesmas ferramentas e processadores. O trabalho apresenta resultados de caracterização dos processadores MIPS-I Plasma e SPARCv8 Leon3, bem como integração com as ferramentas de síntese da Altera e da Xilinx. Os processadores foram submetidos a testes com os benchmarks acStone, Mibench e Mediabench, com elaboração de relatórios de consumo de energia e gráficos de perfil energético no tempo. Um estudo do erro da caracterização foi apresentado. Para testes com MIPS-I o erro efetivo sobre plataforma Xilinx variou de 0,02% a 61,05%, com 91% dos casos com erro menor ou igual a 30%. Em plataforma Altera o erro efetivo variou de 0,01% a 17,49% com 96% dos casos com erro menor ou igual a 15%. Para testes com SPARCv8 em plataforma Xilinx o erro efetivo variou de 0,14% a 40,66% com 95% dos casos com erro menor ou igual a 20%. Adicionalmente, desenvolveu-se um processador MIPS-I pipelined através do fluxo da ferramenta acRTL. Um histórico do processo com detalhes dos prós e contras é apresentado. Um arquivo com dados de consumo de energia das instruções suportadas foi elaborado. Por fim, energia, área e desempenho foram estudados e comparados ao processador Plasma. As principais contribuições deste trabalho são: interconexão de ferramentas e mostra dos benefícios obtidos com isto; apresentação de uma abordagem de caracterização de consumo de energia de processadores no nível de arquitetura; demonstração de um método funcional para expansão de acSim para abarcar novos aspectos de simulação em alto nível; aplicação prática de acRTL / Abstract: This work presents acSynth, an integrated framework for development and synthesis based on ArchC ADL descriptions. In its first application, acSynth includes characterization tools to allow power consumption analysis for supported processor architectures, through Tiwari's method. The power analysis and characterization tools were achieved by integrating PowerSC, acPower and acPowerGen, allowing acSynth to gather, process and store power consumption data in order to create power reports. This data could then be used in acSim simulations, generating ADL level power analysis reports automatically. We show characterization results for MIPS-I Plasma processor and SPARCv8 Leon3 processor using two different synthesis tools and workflows, Altera and Xilinx. The processors were tested with acStone, Mibench and Mediabench benchmarks, generating power reports and energy consumption profile graphs with energy per time data. We analyzed the error comparing to RTL simulations. The analysis with MIPS-I and Xilinx tool set presented effective error between 0.02% and 61.05%, with 91% of the total number of analyzed cases presenting errors with less than or equal to 30%. Adopting Altera tool set, the effective error was between 0.01% and 17.49% with 96% of the total number of analyzed cases showing error with less than or equal to 15%. For SPARCv8 architecture, using Xilinx tool set, the effective error ranged between 0.14% and 40.66% with 95% of the total number of analyzed cases presenting errors with less than or equal to 20%. Furthermore, a MIPS-I pipelined processor was developed using the acRTL workflow. The complete development is detailed in this dissertation, highlighting the method advantages and disadvantages. The new processor power consumption data was collected and an acSynth power database generated. Finally, power, area and performance was investigated and compared to the stable processor Plasma. The main contributions of the present dissertation are: ArchC tool set integration showing the benefits in high level analysis; introduction of a new power characterization method in architecture level, expanding ArchC environment; design of a practical method to expand the acSim analysis and behavior, covering new high level simulation aspects; the practical use of acRTL / Mestrado / Ciência da Computação / Mestre em Ciência da Computação

Orientador: Luís Geraldo Pedroso Meloni / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-19T10:05:51Z (GMT). No. of bitstreams: 1 Braga_ViniciusJoseAndrade_M.pdf: 1600550 bytes, checksum: 9a8740df6ec6525126cc7f55fca3b881 (MD5) Previous issue date: 2011 / Resumo: Este trabalho descreve o desenvolvimento de um decodificador de áudio embarcado em um Digital Signal Processor (DSP)de acordo com o padrão High Efficiency AAC version 2(HE-AAC v2) do MPEG-4. Essa atividade é parte integrante do projeto Rede H.264 que tem por objetivo o desenvolvimento de tecnologias nacionais para ser integrado ao padrão brasileiro de TV digital, o Integrated Services Digital Broadcasting-Terrestrial Brazilian version(ISDB-Tb). Também apresenta um estudo sobre diversas técnicas de otimização para processamento em tempo real na busca de se obter o melhor desempenho da arquitetura utilizada. Como resultado final deste trabalho, chegou-se a um decodificador embarcado em tempo real, otimizado com as técnicas descritas e compatível com o ISDB-TB / Abstract: This work describes the development of an embedded audio decoder in a Digital Signal Processor (DSP) according to the standard High Efficiency AAC v2 (HE-AAC v2) of MPEG-4. This activity is part of the Rede H.264 project which has objective the development of national technologies to be integrated in the Brazilian Digital TV standard, the Integrated Services Digital Broadcasting-Terrestrial Brazilian version (ISDB-Tb). It also presents a study of various optimization techniques for real-time processing in the quest to get the best performance of the architecture used. As final result of this work a real-time embedded decoder was achieved, optimized with the techniques described and compatible with the ISDB-Tb / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

Orientador: Alice Maria Bastos Hubinger Tokarnia / Dissertação (mestrado) - Universidade Estadual de Campinas,Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-21T13:10:12Z (GMT). No. of bitstreams: 1 Pepe_PedroCarlosFazolino_M.pdf: 4573450 bytes, checksum: d2aa117fafd3213b052c1164eaabed1f (MD5) Previous issue date: 2012 / Resumo: Este trabalho apresenta quatro algoritmos de escalonamento dinâmico de Tensão e Frequência (DVFS) em sistemas multiprocessador baseado em caminhos de execução. Nossos alvos são aplicações multimídia executadas em sistemas embarcados, com especificação de qualidade por taxa mínima de entradas (QoS) processadas. Uma fração mínima de entradas, geralmente quadros de dados, precisa ser completamente processada no tempo máximo de resposta especificado. O objetivo dos algoritmos é atuar em quatro cenários que correspondem a sistemas com diferentes possibilidades de escalonamento dinâmico de tensão e frequência e diferentes capacidades de monitoramento da qualidade de serviço. No primeiro cenário, todos os pacotes de dados de entrada recebidos devem ser processados dentro do tempo máximo especificado e o nível de tensão/frequência pode ser ajustado no início da execução da aplicação, sendo o mesmo para todos os processadores. Este cenário é referência para comparação de resultados para os outros cenários. Para o segundo cenário, o nível de tensão/frequência pode ser definido individualmente para um processador, no início da execução de cada tarefa, e dados de entrada de classes específicas podem ser descartados. O terceiro cenário possibilita, além do descarte de classes específicas de dados de entrada, o ajuste do nível de tensão/frequência de cada tarefa de acordo com a classe de dados de entrada a ser processada. O algoritmo desenvolvido para o quarto cenário trata dinamicamente de alterações na distribuição probabilística das classes de entrada, calculando novos níveis de tensão/frequência para as tarefas e classes de entrada de modo que a especificação de qualidade continue a ser satisfeita, de forma eficiente. Para uma aplicação de cancelamento de eco acústico, executada em 4 processadores, com taxa mínima de processamento igual a 50%, o algoritmo de escalonamento de tensão e frequência, no cenário 3, conseguiu reduzir o consumo de energia em cerca de 71%, comparado ao cenário 1. No cenário 4, simulamos para esta aplicação uma modificação simultânea de 10 pontos percentuais na distribuição das classes de entrada em 3 tarefas causando aumentos do número de descartes. O algoritmo proposto para o cenário 4 manteve a qualidade mínima com um aumento de apenas 6% no consumo de energia, quando comparado ao consumo de energia da configuração inicial definida para o cenário 3 / Abstract: This work presents four execution-path based Dynamic Voltage/Frequency Scaling (DVFS) algorithms for multiprocessor systems. The targets are embedded systems multimedia applications, with minimum input data completion rate specification (QoS). A minimum fraction of input data, usually data frames, should be processed within the specified deadline. These algorithms aim to operate in four scenarios corresponding to systems with different possibilities of dynamic voltage and frequency scheduling and different QoS monitoring capabilities. In the first scenario, all received data frames should be treated within the deadline and the voltage/frequency operational level can be adjusted at the beginning of the application execution, and must be the same for all processors. This scenario is a reference for comparison of results obtained for the other scenarios. For the second scenario, the voltage/frequency operational level can be set individually for each processor at the beginning of each task execution, and input data frames of specific input classes can be discarded. The third scenario allows, besides discarding specific classes of input data, it is possible to adjust the operation level for each task, according to the class of the input data to be treated. The algorithm for the fourth scenario operates online, computing new voltage/frequency levels and making new decisions about class discarding to cope with changes in probability distribution of input classes. Its goal is to maintain the specified quality with low energy consumption. In an application of acoustic echo cancellation running on a system with 4 processors, with a rate of inputs completely processed specified as 50%, the algorithm for scenario 3 achieved a reduction in consumption close to 71%, comparing to the results for scenario 1. During simulation, this application has been subjected to simultaneous changes of 10% in the input class distributions of three discarding tasks, reducing system quality. The algorithm for scenario 4, maintained the minimum quality with just 6% increase in power consumption, when compared to the consumption of the initial configuration for scenario 3 / Mestrado / Engenharia de Computação / Mestre em Engenharia Elétrica