Submitted by Pedro Barros (pedro.silvabarros@ufpe.br) on 2018-07-11T20:26:29Z No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Marcelo Monteiro Mateus de Oliveira.pdf: 6830711 bytes, checksum: 02c8781a0b10d8d2cf13039d5c98f1bd (MD5) / Approved for entry into archive by Alice Araujo (alice.caraujo@ufpe.br) on 2018-07-17T21:22:28Z (GMT) No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Marcelo Monteiro Mateus de Oliveira.pdf: 6830711 bytes, checksum: 02c8781a0b10d8d2cf13039d5c98f1bd (MD5) / Made available in DSpace on 2018-07-17T21:22:28Z (GMT). No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Marcelo Monteiro Mateus de Oliveira.pdf: 6830711 bytes, checksum: 02c8781a0b10d8d2cf13039d5c98f1bd (MD5) Previous issue date: 2016-12-22 / FAPEAM / As indústrias, para serem competitivas no mercado atual, necessitam aumentar a velocidade de processamento das suas informações, para tomarem decisões mais rápidas e eficientes, aumentando assim o nível de produtividade e de qualidade nos produtos, e reduzindo os custos de produção dos mesmos. Atualmente muitas industrias, principalmente às de médio e pequeno porte, continuam trabalhando com processos de produção sem supervisão automatizada, causando muitos problemas no apontamento dos eventos de produção, como por exemplo: preenchimento manual de tabelas, informações resumidas pelo fato da grande carga de trabalho dos operadores, não confiança nos dados coletados e disponibilizados, controles paralelos e individuais e tempo de acesso as informações gerencias muito longo. Esta pesquisa tem como objetivo o desenvolvimento de uma plataforma, para a aquisição de dados e monitoramento do processo produtivo em uma indústria de Estamparia Mecânica. Esta plataforma visa a redução das operações manuais de apontamento, a melhoria na qualidade, aumento da velocidade na captura das informações de produção, e supervisão em tempo real da situação dos recursos da produção. Neste projeto foram utilizados dispositivos baseados em software livres e tecnologias não proprietárias. / The industries, to become competitive in the actual market, need to improve their process information speed in order to take more efficient and faster decisions, improving their productivity and quality in their products and reducing their production costs. Nowadays many industries, mainly medium and small companies, keep working with production process without an automated monitoring, causing many issues during production events and process steps, like, manual forming filling , resumed information due to high operators workload in their daily activities, collected data with unreliable information, parallel and individual controls and a very exceed time to get management information. This research has as objective the development of a platform, to get data and monitoring of productive process into a Mechanical Press Shop industry. This platform aims at reducing manual operations, improvement on quality, speeding up the capture of production information, and real time showing the status of production resources. In this project we used devices based on free software and non-proprietary technologies.

Submitted by Alice Araujo (alice.caraujo@ufpe.br) on 2018-04-13T21:07:22Z No. of bitstreams: 1 TESE Marília Souto Maior de Lima.pdf: 5515962 bytes, checksum: 93a1e083a632ff3c954960a6fdd3d14e (MD5) / Made available in DSpace on 2018-04-13T21:07:22Z (GMT). No. of bitstreams: 1 TESE Marília Souto Maior de Lima.pdf: 5515962 bytes, checksum: 93a1e083a632ff3c954960a6fdd3d14e (MD5) Previous issue date: 2015-08-21 / Sistemas computacionais portáteis, como smartphones, tablets, câmeras etc., estão se tornando cada vez mais complexos por implementarem novas funcionalidades que não eram possíveis até alguns anos atrás. Sem conexão contínua à rede elétrica e dependentes de bateria como fonte de energia, torna-se um desafio projetar esses sistemas para que sejam capazes de se manterem operacionais durante um longo período de tempo sem recarga. Recentemente, a tecnologia de energy harvesting surgiu como uma forma de superar o problema de fornecimento de energia para este tipo de sistema. O conceito de energy harvesting significa coletar outras formas de energia disponíveis no ambiente e transformá-las em energia elétrica (KANSAL et al., 2007). Porém, para sistemas com energy harvesting, um modelo mais sofisticado é necessário para caracterizar o fornecimento e consumo da energia disponível: como utilizar a energia captada a uma taxa adequada, a fim de manter o sistema funcionando continuamente? Este paradigma foi chamado de “energy neutral operation mode” em (KANSAL et al., 2007) e significa que, durante todo o funcionamento, a energia consumida pelo sistema deve ser inferior à energia disponível, permitindo assim que a sua operação seja contínua e sem desligamento devido à falta de energia. Se por um lado a tecnologia de energy harvesting representa uma alternativa de fornecimento de energia, por outro lado, a complexidade da concepção do projeto aumenta, uma vez que elementos relativos à gestão do consumo de energia e adaptação do desempenho do sistema devem também estar presentes. Como forma de superar esse desafio, neste trabalho é proposto um novo modelo de arquitetura para a concepção de aplicações harvesting-aware em FPGA com o objetivo de reduzir a complexidade adicional de projeto inerente a este tipo de aplicação. A principal contribuição é um modelo de arquitetura capaz de tornar harvesting-aware aplicações síncronas em FPGA que usam energia solar como fonte alternativa de energia. A estratégia adotada consiste em adaptar o consumo de energia do sistema controlando a dissipação de potência dinâmica de acordo com a previsão de energia e os níveis de desempenho definidos pelo projetista. O modelo da arquitetura foi validado com uma implementação em Verilog sintetizável num FPGA Cyclone IV e as suas principais vantagens são: pode ser utilizada num amplo escopo de aplicações, uma vez que foi modelada para controlar sistemas síncronos; causa baixo impacto sobre a concepção do projeto, pois a sua utilização não implica mudanças no código fonte da aplicação. Além disso, a inclusão dos módulos da arquitetura no projeto acarretam um baixo overhead computacional em termos de área ocupada, consumo de energia e tempo de processamento. No estudo de caso apresentado, um conversor de RGB-YCrCb foi utilizado para validar os resultados obtidos através de simulação e medições no FPGA. / Portable computing systems, such as smartphones, tablets, handheld cameras etc., are becoming increasingly more complex providing new functionalities that were not possible a few years ago. Dependent on batteries as a power source, and not connected continuously to the main supply, it becomes a challenge to design these systems to be operational for a long period of time. Recently, energy harvesting technology has emerged as a manner with which to tackle the problem of supplying energy to this type of system. The concept of energy harvesting means collecting other forms of energy available within the environment and transforming them into electrical energy (KANSAL et al., 2007). In systems with energy harvesting, a more sophisticated model is required in order to characterize the available energy: how to use the captured energy at an appropriate rate in order to keep the system running continuously? This paradigm has been called the “energy neutral operation mode” in (KANSAL et al., 2007) and means that the energy consumed by the system is less than the energy available throughout its operation, allowing its continuous operation without suffering shut downs due to the lack of energy. If on one hand energy harvesting technology represents an alternative for generating power for portable computing systems, on the other, the complexity of the project design increases, since elements regarding the management of energy consumption and adapting the application performance must be present. This fact becomes even more evident when implementing these systems in hardware. This thesis describes a novel scalable architecture model for the design of harvesting-aware applications on FPGAs. The objective of the proposed approach is to reduce the additional design complexity inherent to this type of design. The main contribution of this work is an architecture model capable of supporting applications on FPGAs that use solar energy to become harvesting aware. The adopted strategy was to adapt the energy consumption of the system by controlling the toggle rate of its signals according to the energy prediction and the performance levels set by the system designer. The architecture model was designed in a Cyclone IV FPGA and its main advantages are: it may be used within a wide range of applications, since it has been modelled to control synchronous systems; it causes a little impact on the project design, as to couple the harvesting-aware subsystem with the the application modules does not imply changes in the application source code. Moreover, the implementation of the architecture model has a low computational overhead in terms of area, power dissipation and processing time. In the case study presented, an RGB-YCrCb Converter was used as an application in order to validate the implementation data, simulation, measurements and results presented in this work.

Submitted by Pedro Barros (pedro.silvabarros@ufpe.br) on 2018-11-22T19:23:51Z No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Lucas Fernando da Silva Cambuim.pdf: 5159390 bytes, checksum: a0021288251ff958b9e7db66f16cfbd2 (MD5) / Approved for entry into archive by Alice Araujo (alice.caraujo@ufpe.br) on 2018-11-22T19:43:17Z (GMT) No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Lucas Fernando da Silva Cambuim.pdf: 5159390 bytes, checksum: a0021288251ff958b9e7db66f16cfbd2 (MD5) / Made available in DSpace on 2018-11-22T19:43:17Z (GMT). No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Lucas Fernando da Silva Cambuim.pdf: 5159390 bytes, checksum: a0021288251ff958b9e7db66f16cfbd2 (MD5) Previous issue date: 2017-07-31 / Abordagens de correspondência estéreo que geram mapas de disparidade densos, precisos, robustos e em tempo real são bastante atraentes para muitas aplicações tais como reconstrução 3D e navegação autônoma. Entre as abordagens mais adotadas, a técnica de Correspondência Semi Global (SGM) permite obter mapas de disparidades de ótima qualidade devido a sua capacidade de otimização que propaga custos de similaridades menores a partir de vários caminhos unidimensionais independentes ao longo de toda a imagem. Além disso, esta técnica, combinada com métricas de similaridade local suporta de forma robusta aos vários desafios de correspondência estéreo tais como ruídos, baixa textura e oclusões. Contudo, o acesso irregular aos dados, a grande quantidade de operações computacionais e a necessidade de grandes espaços de armazenamento para resultados intermediários impõem desafios para implementação paralela da técnica SGM em plataformas FPGAs. Na busca por resolver tais desafios, este trabalho propõe uma arquitetura escalável em hardware baseado na combinação de várias técnicas tais como paralelismos em vários níveis tais como no nível de processamento de linhas de imagem, de disparidade, de caminhos de propagação e processamento em pipeline. Para a implementação da técnica SGM foi proposta a sua combinação com o filtro de gradiente Sobel como uma etapa de pré-processamento e diferenças absoluta (AD) como um método de similaridade local. Esta combinação mostrou robustez tanto para imagens de alta qualidade disponíveis no banco de imagens Middlebury (22.7% de pixels errados) como para imagens de baixa qualidade fornecidas a partir do sistema de câmeras construído no nosso grupo de pesquisa. Além disso, também foi desenvolvido a etapa de pós processamento em hardware, que permitiu detectar regiões ruidosas e regiões de oclusão. Todo este sistema de correspondência estéreo foi implementado, simulado e validado na plataforma FPGA Cyclone IV gerando mapas de imagens de disparidade em resolução HD (1024x768 pixels), com um intervalo de 128 níveis de disparidades e usando 4 direções de caminhos para o método SGM. Com essa configuração obteve-se uma frequência de operação de 100 MHz, fornecendo imagens em uma taxa de 127 frames por segundo (FPS), utilizando 70% de seu recurso em elementos lógicos para processamento (LUTs) e 63% de memória para armazenamento de dados intermediários. Além disso, esta abordagem de correspondência estéreo foi validada em um contexto real de um sistema estéreo completo. Para tal validação, foi utilizada a plataforma hardware/software DE2i-150 na qual foram implementadas as etapas de calibração e retificação em processador e a arquitetura proposta do SGM implementada em FPGA e ambos os processamentos se comunicando através do barramento PCI-Express usando o framework RIFFA 2.2. Este sistema de visão estéreo completo permitiu obter um ganho de desempenho de 21x em relação a abordagem SGM em processador oferecida pela biblioteca OpenCV e dissipando 2 Watts de potência. / Stereo matching approaches that generate dense, accurate, robust, and disparity maps in real time are quite appealing to many applications such as 3D reconstruction and autonomous navigation. Among the best approaches is the Semi Global Correspondence (SGM) technique. This technique, combined with local similarity metrics, robustly supports the various challenges present in the stereo camera system such as noise, low texture and occlusions. The great quality of the SGM technique is due to the fact that this algorithm performs an optimization throughout the image, propagating smaller costs from several independent one-dimensional paths through the image. However, irregular access to data, large amount of computational operations, and high bandwidth to store intermediate results poses challenges for parallel implementation of the SGM technique on FPGAs. In this way, in the seek for solving such challenges, this work proposes a scalable array architecture based on systolic array, fully pipeline. The architecture is based on a combination of multilevel parallelism such as image line processing (two-dimensional processing) and disparity. For the implementation of the SGM technique it was proposed to combine it with the gradient filter as a preprocessing step and absolute differences as a method of local similarity. This combination proved to be a robust approach for both high-quality images available in the Middlebury benchmark (22.7 % of wrong pixels) and for low-quality images provided from the camera system built by our research group. In addition, the hardware L/R check step was also developed, which allowed the detection of noisy and occluded regions. This whole stereo matching system was implemented, simulated and validated on the Cyclone IV FPGA platform, generating disparate image maps in HD resolution (1024x768 pixel), with a range of 128 disparity levels and using 4 path directions for the SGM method. With this configuration an operating frequency of 100 MHz was obtained, providing images at a rate of 127 frames per second, using 70% of its resource in logical elements for processing and 63% of memory for intermediate data storage. In addition, this stereo matching approach was validated in a real context of a complete stereo system in which a stereo camera system was built and the steps of calibration, rectification were implemented. For this validation, the DE2i-150 hardware/software platform was used with the calibration and rectification steps implemented in the processor and the proposed SGM architecture implemented in FPGA and both the platforms communicating itself through the PCI-Express bus using the RIFFA 2.2 framework. This complete stereo vision system has achieved a speedup of 21x over the SGM processor approach offered by the open source computer vision library (OpenCV) and with a power dissipation of 2 Watts.

Submitted by Alice Araujo (alice.caraujo@ufpe.br) on 2018-05-02T22:57:02Z No. of bitstreams: 1 TESE Antonyus Pyetro do Amaral Ferreira.pdf: 4460667 bytes, checksum: 221231feaf54c8b316330bd4925f36e7 (MD5) / Made available in DSpace on 2018-05-02T22:57:02Z (GMT). No. of bitstreams: 1 TESE Antonyus Pyetro do Amaral Ferreira.pdf: 4460667 bytes, checksum: 221231feaf54c8b316330bd4925f36e7 (MD5) Previous issue date: 2016-06-16 / CNPQ / A comparação de cadeias de DNA é um problema clássico em biologia molecular. Uma aplicação forense dessas comparações é usada no problema de identificação pessoal. Por exemplo, nos EUA, o sistema CODIS dispõe, hoje em dia, de 14,5 milhões de perfis de DNA armazenados em seu banco de dados. Visando acelerar essa recorrente tarefa da consulta em banco de dados similares ao CODIS, este trabalho apresenta implementações em software e em hardware digital do algoritmo de Needleman-Wunsch, que representa uma técnica global ótima para se medir a similaridade entre cadeias de DNA. Implementações em Multi-Threads, SIMD (Single Instruction Multiple Data) e OpenCL são investigadas para a plataforma dos GPPs (General Purpose Processors). A infraestrutura de OpenCL também foi usada para analisar o desempenho das GPUs (Graphics Processing Units) para essa tarefa. Adicionalmente, uma arquitetura de hardware digital customizada explorou o paralelismo dos FPGAs (Field Programmable Gate Arrays), buscando-se otimizar o uso dos recursos de hardware e a banda de memória. Os experimentos foram conduzidos usando um banco de DNA sintético com 8 milhões de indivíduos, em que cada um deles é representado por 15 sequências do tamanho de 240 nucleotídeos. Nesse caso de uso, a implementação em um único FPGA Stratix IV, rodando a 280MHz atingiu o maior speed-up de 1885x, em comparação com a implementação canônica em software. Como resultados secundários, as versões em OpenCL (GPU e GPP) e a versão SIMD obtiveram menores tempos de execução comparados com os softwares SWIPE e FASTA que são amplamente utilizados na área. / The comparison of DNA sequences is a classic problem in molecular biology. A forensic application of this comparison is used in the personal identification problem. For instance, in the USA, the CODIS system has today 14.5 million DNA profiles stored on its database. In order to accelerate the recurrent task to query into similar databases, this work presents implementations in software and hardware of the Needleman-Wunsch algorithm, that represents an optimal global technique for measuring similarity between DNA sequences. Multi-threaded, SIMD (Single Instruction Multiple Data), and OpenCL implementations were investigated in a GPP (General Purpose Processor) platform. The OpenCL infrastructure was also used to analyze the performance of GPUs (Graphics Processing Units) for this task. Additionally, a customized digital hardware architecture explored the parallelism of the FPGAs (Field Programmable Gate Arrays), optimizing the use of hardware resources and memory bandwidth. The experiments were conducted using a synthetic DNA database with 8 million individuals, in which, each of them are represented as 15 sequences with length of 240 nucleotides. In this case study the implementation in a single Stratix IV FPGA, running at 280MHz achieved the highest speed-up of 1885x, in comparison with the canonic software implementation. As collateral results, the OpenCL (GPU and CPU) and SIMD versions outperformed consolidated software implementations like SWIPE and FASTA.

Submitted by Fernanda Rodrigues de Lima (fernanda.rlima@ufpe.br) on 2018-08-01T20:38:49Z No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) TESE Marcus Vinicius Duarte dos Santos.pdf: 4382049 bytes, checksum: 3f5d38da8538c0c62f2dc97e4b66c9aa (MD5) / Approved for entry into archive by Alice Araujo (alice.caraujo@ufpe.br) on 2018-08-03T19:36:47Z (GMT) No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) TESE Marcus Vinicius Duarte dos Santos.pdf: 4382049 bytes, checksum: 3f5d38da8538c0c62f2dc97e4b66c9aa (MD5) / Made available in DSpace on 2018-08-03T19:36:47Z (GMT). No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) TESE Marcus Vinicius Duarte dos Santos.pdf: 4382049 bytes, checksum: 3f5d38da8538c0c62f2dc97e4b66c9aa (MD5) Previous issue date: 2017-03-09 / A evolução dos computadores tem nos mostrado que, com o passar dos anos, esses equipamentos têm evoluído em diversas características, como novas tecnologias em uso, redução de tamanho, redução de custo, aumento do desempenho, e redução do consumo de energia. Entre essas melhorias destacamos como fundamentais para projetos de sistemas embarcados as melhorias em desempenho de aplicação específica e a melhoria em consumo. Em um sistema microprocessado, um dos principais responsáveis pelo consumo de energia é a hierarquia de memória cache, que pode ser responsável por até 50% da energia consumida pelo sistema completo. Nesse trabalho é apresentada uma abordagem para exploração do espaço de projeto de memórias cache em plataformas MPSoCs de aplicação específica que utiliza como base o algoritmo ABCs (Colônia Artificial de Abelhas) adaptado para multi-objetivo (melhoria de desempenho e de consumo de energia) e utilizando técnicas de DoE (Design of Experiments) para tornar a busca global do algoritmo mais eficiente, reduzindo seu tempo total de execução. O algoritmo ABC modificado foi denominado de algoritmo AbcDE. Nos experimentos avaliamos a abordagem AbcDE executando algumas aplicações dos benchmark Splash2 (fft, radix e matrix) e o ParMibench (Djikstra) para um nível de cache (L1) e foi obtido um conjunto de configurações da cache L1 dentro do Pareto front reduzindo o tempo de exploração em uma média de 42,3%. O número de simulações da plataforma MPSoC foi reduzida em 40,4% quando comparado com o uso do algoritmo ABC original em multi-objetivo. Os resultados foram obtidos para uma plataforma MPSoC baseada em NoC com 4 processadores. Também avaliamos a abordagem AbcDE executando as aplicações dos benchmarks previamente citados em conjunto com as aplicações do benchmark ParMibench (Sha, Stringsearch e Basicmath) para hierarquia de cache em multinível (L1 e L2). Foram obtidas configurações de cache dentro do Pareto Front apresentando uma quantidade média de execuções da plataforma MPSoC em cerca de 37,14% menor que o algoritmo ABCMOP, e em cerca de 37,10 % menor que o algoritmo MOPSO (considerando todas as aplicações dos experimentos). Mesmo obtendo uma melhoria significativa em termos eficiência, comparado aos algoritmos ABCMOP e MOPSO, o algoritmo AbcDE não degradou sua precisão. O algoritmo AbcDE, em termos de hipervolume, foi em média inferior ao algoritmo ABCMOP em apenas 0,91%, e foi em média superior ao algoritmo MOPSO em apenas 0,66%. Verificamos que o algoritmo AbcDE conseguiu obter resultados ótimos para configurações de cache multi-nível com eficiência e sem degradar sua precisão, simulando apenas cerca de 0,13% do espaço do projeto total da hierarquia de cache. / The computer’s evolution has shown over the years these devices have evolved in several features such as new technologies in use, size reduction, cost reduction, increased performance, and reduced energy consumption. Among these improvements we highlight as fundamental to embedded system design, the improvements in performance and energy consumption. In a microprocessor-based system, the major contributor to the energy consumption is the cache hierarchy, which can account for up to 50% of the energy consumed by the entire system. This work introduces the AbcDE, a cache design space exploration approach to applicationspecific MPSoC platforms. The AbcDE uses the algorithm ABC (Artificial Bee Colony) in multi-objective mode (improvement of performance and energy consumption simultaneuosly) and using DoE (Design of Experiments) techniques to improve the efficiency of algorithm global search, reducing the execution time. In the experiments we evaluated the AbcDE approach to some applications of Splash2 benchmark (fft, radix and matrix multiplication) and ParMiBench benchmark (Djikstra) and was obtained a L1 cache configurations set into the Pareto front with a reduction of 42.3% in the exploration time. The mean number of platform executions is 40.4% lower when compared with the original multi-objective ABC algorithm. All results were obtained for a NoC-based MPSoC platform using four processors. We also evaluated the AbcDE approach by executing the previously cited benchmark applications in conjunction with the benchmark applications Sha, Stringsearch and Basicmath (ParMibench benchmark) for multilevel cache hierarchy (L1 and L2). Cache configurations within Pareto Front were obtained and it was obtained a mean number of MPSoC platform simulations at about 37,14 % smaller than the ABCMOP algorithm, and about 37,10 % smaller than the MOPSO algorithm (Considering all applications of the experiments). Although obtaining a significant improvement in efficiency terms, compared to the ABCMOP and MOPSO algorithms, the AbcDE algorithm did not degrade its accuracy. The AbcDE algorithm, in terms of hypervolume metric, obtained on average less than the ABCMOP algorithm by only 0.91%, and obtained on average superior to the MOPSO algorithm by only 0.66%. The AbcDE algorithm was able to achieve optimal results for multi-level cache configurations efficiently and without degrading its accuracy, simulating only about 0.13 % of the total design space of the cache hierarchy.

Submitted by Pedro Barros (pedro.silvabarros@ufpe.br) on 2018-08-03T18:12:26Z No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Igor Rafael de Oliveira Pona.pdf: 3747265 bytes, checksum: 884fc3c608ac7d133d803b0d0e83080f (MD5) / Approved for entry into archive by Alice Araujo (alice.caraujo@ufpe.br) on 2018-08-09T17:44:51Z (GMT) No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Igor Rafael de Oliveira Pona.pdf: 3747265 bytes, checksum: 884fc3c608ac7d133d803b0d0e83080f (MD5) / Made available in DSpace on 2018-08-09T17:44:51Z (GMT). No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Igor Rafael de Oliveira Pona.pdf: 3747265 bytes, checksum: 884fc3c608ac7d133d803b0d0e83080f (MD5) Previous issue date: 2016-09-08 / A demanda por sistemas de alto desempenho cresce junto ao desenvolvimento científico e econômico e dentro das mais diversas áreas, passando por modelagens científicas, inteligência artificial, criptografia, computação em nuvem, etc. A prospecção de petróleo e gás natural faz parte desses sistemas, exigindo o processamento de dados com um volume acima dos Terabytes e ao custo de semanas ou meses de execução, no intuito de procurar bolsões no subsolo; além de sua importância estratégica devido ao pré-sal. Essa procura faz uso da equação acústica de propagação de onda, e apresenta como uma de suas soluções o método de diferenças finitas (MDF) pelo algoritmo de RTM (Reverse Time Migration). Essa solução demanda uma grande quantidade de operações em ponto flutuante, exigindo hardwares com arquiteturas dedicados a essa finalidade como FPGAs e GPGPUs. Neste trabalho fazemos uma análise sobre essas arquiteturas para o algoritmo RTM em OpenCL na sua versão 3D, assim como as possíveis otimizações ao se aproveitar da portabilidade do código em OpenCL de GPGPUs para FPGAs. Avaliamos os recursos utilizados em sínteses feitas pelo SDK OpenCL da Altera para o FPGA Stratix V A7, para em um segundo momento, desenvolver um código que tenta otimizar o uso desses recursos que estão disponíveis no FPGA. E por fim, analisamos os resultados obtidos frente a outras arquiteturas. / The high-performance computing systems increase with scientific and economic development through several fields like scientific modeling, artificial intelligence, cryptography, cloud computing, etc. The oil and natural gas extraction is among of these systems, requiring data processing with sizes greater than Terabytes and with the cost of weeks or months of execution time, in order to look for underground reservoir; as well as its strategic importance due to the pre-salt. The oil extraction makes use of acoustic wave equation, and has the finite difference method (FDM) as one of your solutions through the algorithm of RTM (Reverse Time Migration). This solution requires a lot of floating point operations and a hardware with dedicated architecture as FPGAs and GPGPUs. This work we analyze these architectures to implement the RTM 3D algorithm with OpenCL, as well as the possibly of take advantage of code portability of OpenCL for FPGAs GPGPUs. We evaluate the resources used in syntheses made by the OpenCL SDK Altera Stratix V A7 FPGA, and in a second moment, to develop a code that attempts to optimize the use of these resources that are available in the FPGA. Finally, we analyze the results against other architectures.

Submitted by Pedro Barros (pedro.silvabarros@ufpe.br) on 2018-08-22T19:41:45Z No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Cecil Accetti Resende de Ataíde Melo.pdf: 2769633 bytes, checksum: f491d3b88b08cb65e70c14b653034fdf (MD5) / Approved for entry into archive by Alice Araujo (alice.caraujo@ufpe.br) on 2018-08-29T21:40:28Z (GMT) No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Cecil Accetti Resende de Ataíde Melo.pdf: 2769633 bytes, checksum: f491d3b88b08cb65e70c14b653034fdf (MD5) / Made available in DSpace on 2018-08-29T21:40:28Z (GMT). No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) DISSERTAÇÃO Cecil Accetti Resende de Ataíde Melo.pdf: 2769633 bytes, checksum: f491d3b88b08cb65e70c14b653034fdf (MD5) Previous issue date: 2016-08-26 / CNPq / Os sistemas de software-defined radio práticos normalmente se dividem em duas classes: arquiteturas reconfiguráveis em FPGA que implementam os algoritmos de processamento de digital de sinais, com granularidade alta e, as arquiteturas baseadas em processador. Um dos problemas no projeto de arquiteturas de processamento digital de sinais baseadas em processador é o do suporte a compiladores e linguagens de alto nível. Arquiteturas muito especializadas, com conjuntos de instruções extensos e muitos modos de endereçamento, dificultam a implementação de compiladores para linguagens de alto nível. Neste trabalho buscou-se explorar a viabilidade de um conjunto de instruções emergente, RISC-V, e uma extensão do seu conjunto de instruções para a aplicação em processamento digital de sinais de banda base, sobretudo nas funcionalidades de modem, em aplicações de software-defined radio. A análise das operações de um modem, para as modulações digitais mais utilizadas, revela que as operações feitas para modulação/ demodulação envolvem números complexos. No entanto, aritmética de complexos não é normalmente suportada pelo hardware em arquiteturas tradicionais. Além da arquitetura proposta para o processador, com suporte a novas instruções especializadas, os periféricos necessários para o front-end de rádio frequência e o software de suporte foram implementados, resultando num SoC para software defined radio. / Practical software-defined radio systems are usually classified in two main architecture classes: Reconfigurable architectures on FPGAs, that implement coarse grained digital signal processing algorithms, or processor-based architectures. One of the issues in the design of processor-based digital signal processing architectures is compiler and high-level languages support. Highly specialized architectures, with extensive instruction sets (ISA) and addressing modes turn high-level languages compiler design a complex task. In this work we explore the viability to extend the emerging RISC-V instruction set for baseband processing applications for software-defined radio, especially for modem applications. The analysis of modem functions, for the most used digital modulation schemes, reveals that the modulation/demodulation tasks involve complex number operations. Complex number arithmetic, however, is not supported on traditional architectures. The proposed platform includes a 3-stage pipelined processor with new specialized instructions, as well as the peripherals needed to the radio-frequency front-end and supporting software, resulting on a system-on-a-chip for software-defined radio applications. software-defined radio.

Submitted by Fernanda Rodrigues de Lima (fernanda.rlima@ufpe.br) on 2018-11-09T22:10:22Z No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) TESE Bruno Costa e Silva Nogueira.pdf: 3537074 bytes, checksum: ddedd27d9a5ae5318ae8cc114ef6ec89 (MD5) / Approved for entry into archive by Alice Araujo (alice.caraujo@ufpe.br) on 2019-01-25T17:05:29Z (GMT) No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) TESE Bruno Costa e Silva Nogueira.pdf: 3537074 bytes, checksum: ddedd27d9a5ae5318ae8cc114ef6ec89 (MD5) / Made available in DSpace on 2019-01-25T17:05:30Z (GMT). No. of bitstreams: 2 license_rdf: 811 bytes, checksum: e39d27027a6cc9cb039ad269a5db8e34 (MD5) TESE Bruno Costa e Silva Nogueira.pdf: 3537074 bytes, checksum: ddedd27d9a5ae5318ae8cc114ef6ec89 (MD5) Previous issue date: 2015-02-12 / CAPES / Nos últimos anos, a indústria tem adotado sistemas embarcados com múltiplos e heterogêneos processadores como uma resposta viável à demanda por mais desempenho e baixa potência consumida. No entanto, programar, depurar, simular e otimizar arquiteturas heterogêneas são atividades complexas, e isso tem forçado as empresas a lidar com diversos novos desafios para aumentar a produtividade de seus projetistas. Um dos desafios proeminentes é disponibilizar métodos para que os projetistas possam eficientemente explorar o espaço de projeto. A exploração do espaço de projeto refere-se ao processo de explorar e avaliar diferentes decisões (opções) de projeto durante o desenvolvimento do sistema. Diversas abordagens têm sido propostas para resolver o problema de exploração, que é composto por duas questões complementares: (i) como representar e avaliar uma alternativa de projeto (modelos), e (ii) como percorrer o espaço de projeto (algoritmos), dado que a exploração exaustiva é usualmente inviável. Apesar da disponibilidade de métodos de exploração, as abordagens atuais possuem diversas restrições, principalmente, em relação ao tempo de avaliação e a exatidão dos modelos adotados para representar sistemas de tempo-real não críticos. Este trabalho apresenta um novo método de exploração do espaço de projeto para sistemas embarcados de tempo-real não críticos. O principal objetivo deste trabalho é prover meios para que o projetista possa escolher uma arquitetura composta por processadores heterogêneos e programáveis para uma dada aplicação de tempo-real não crítica, considerando diversas restrições conflitantes de projeto, como: probabilidades de violação de deadlines e potência consumida. O método adota uma abordagem centrada em simulação estocástica para evitar os problemas relacionados ao tempo de avaliação e exatidão dos métodos existentes. Dentre as contribuições do método proposto, destacam-se: (i) novos modelos de especificação para definir as restrições e os atributos da aplicação/plataforma de hardware, (ii) método automático de mapeamento dos modelos de especificação em modelos formais DEVS (Discrete Event System Specification) para simulação estocástica, (iii) novos algoritmos de exploração multiobjetivo, baseados em algoritmos genéticos, e (iv) uma biblioteca para dar suporte ao desenvolvimento de aplicações que executam em arquiteturas compostas por processadores heterogêneos e programáveis. Diversos experimentos foram conduzidos para demonstrar a viabilidade do método proposto. Os resultados mostram a boa exatidão dos modelos de desempenho desenvolvidos (erro máximo de 5%, em comparação a medições em um sistema real), e a eficiência do método proposto em encontrar soluções de boa qualidade para especificações que os métodos existentes têm dificuldade em explorar. / In the last years, industry has adopted embedded systems with multiple and heterogeneous processors as a viable solution for the ever-increasing demand for higher performance and lower power consumption. However, programming, debugging, simulating, and optimizing heterogeneous architectures are complex tasks, which has forced companies to deal with several new challenges in order to increase their designers’ productivity. One prominent challenge is to provide efficient methods for design space exploration. Design space exploration refers to the activity of exploring and evaluating different design decisions (options) during system development. Several approaches have been proposed to tackle the exploration problem, which is composed of two complimentary issues: (i) how to represent and evaluate a design alternative (models), and (ii) how to traverse the design space (algorithms), given that exhaustive exploration is usually infeasible. Although several methods have been proposed for design space exploration, they have many drawbacks, mainly related to the evaluation time and accuracy of the models adopted to represent soft real-time embedded systems. This work presents a new method for design space exploration of soft real-time embedded systems. The main objective of this work is to provide to the designer means for choosing an optimized architecture for a given application, considering several conflicting design objectives, such as: deadline miss violation probabilities and power consumption. The proposed method adopts an approach centered on stochastic simulation to prevent the problems related to evaluation time and accuracy of current methods. Among the contributions of this work are: (i) new models for specifying application/architecture restrictions and attributes. (ii) automatic method for mapping the specification models into formal DEVS (Discrete Event System Specification) models for stochastic simulation, (iii) new algorithms, based on genetic algorithms theory, for multiobjective exploration, and (iv) a new library for designing applications that execute on multiprocessor heterogeneous architectures. Several experiments have been conducted to demonstrate the viability of the proposed method. Results show the accuracy of the proposed performance models (maximum error of 5%, in comparison with measurements on a real system), and the efficiency of the proposed method in finding good quality solutions for specifications that current methods cannot satisfactorily explore.

Submitted by FERNANDA DA SILVA VON PORSTER (fdsvporster@univates.br) on 2016-09-06T19:26:36Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) 2015MarianaTorreaoMonte.pdf: 5052602 bytes, checksum: 23a52b9b3781cf442226052229f303a8 (MD5) / Approved for entry into archive by Ana Paula Lisboa Monteiro (monteiro@univates.br) on 2016-09-12T17:50:37Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) 2015MarianaTorreaoMonte.pdf: 5052602 bytes, checksum: 23a52b9b3781cf442226052229f303a8 (MD5) / Made available in DSpace on 2016-09-12T17:50:38Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) 2015MarianaTorreaoMonte.pdf: 5052602 bytes, checksum: 23a52b9b3781cf442226052229f303a8 (MD5) Previous issue date: 2016-09 / A presente dissertação tem por objetivo geral problematizar um conjunto de práticas pedagógicas gestadas na disciplina de Cálculo II em um curso de Engenharia da Computação. Tendo como referencial teórico o campo da Educação Matemática denominado Etnomatemática em suas interlocuções com o pensamento da maturidade de Ludwig Wittgenstein, as práticas foram desenvolvidas com uma turma de Cálculo II do Curso de Engenharia da Computação numa faculdade privada do Estado da Bahia. O material de pesquisa foi composto de anotações produzidas pelos estudantes, filmagens das aulas, entrevistas com um grupo de três engenheiros da área e diário de campo da professora pesquisadora. A análise do referido material permitiu a composição de três unidades, a saber: a) a forma de vida dos alunos e suas imbricações com a Matemática Acadêmica; b) para potencializar essas imbricações, é necessária a colaboração dos engenheiros e suas diferentes linguagens e c) a parceria dos engenheiros com a professora pesquisadora provocou inquietações. Os resultados mostram que a Matemática Acadêmica é uma Etnomatemática e, como tal, faz parte da formação dos engenheiros e seus saberes. Porém, parece ser imprescindível uma abertura para a linguagem de sua própria cultura, pois os aparelhos, programas e objetos desses profissionais formam uma prática discursiva que enriquece o ensino de Matemática, especificamente o de Cálculo, objeto desta pesquisa. / This paper has the general purpose to discuss a set of pedagogical practices gestated in Calculus II discipline on a course of Computer Engineering. Having as theoretical reference the field of education mathematics called Ethnomathematics in its dialogues with the thought of maturity of Ludwig Wittgenstein, the practices were developed with a Calculus II class of the Computer Engineering course at a private college of Bahia state. The research material consisted of notes produced by the students, school shooting, interviews with a group of three engineers of the area and field diary of the researcher teacher. The analysis of the material allowed the composition of three units, namely: a) the way of life of students and their overlaps with Mathematics Academic; b) to enhance these overlaps, it is necessary the collaboration of engineers and their different languages and c) a partnership of engineers to the researcher teacher sparked concerns. The results show that the Academic Mathematics is a Ethnomathematics and therefore is part of the training of engineers and their knowledge. However, it appears to be indispensable an opening for the language of their own culture because devices, programs and objects of these professionals form a discursive practice that enriches the teaching of mathematics, specifically the calculation, object of this research.

Submitted by Alice Araujo (alice.caraujo@ufpe.br) on 2018-05-02T22:16:07Z No. of bitstreams: 1 DISSERTAÇÃO Henrique Figueirôa Lacerda.pdf: 4976741 bytes, checksum: e08882c8e4c27f1166b96bce007ff08f (MD5) / Made available in DSpace on 2018-05-02T22:16:07Z (GMT). No. of bitstreams: 1 DISSERTAÇÃO Henrique Figueirôa Lacerda.pdf: 4976741 bytes, checksum: e08882c8e4c27f1166b96bce007ff08f (MD5) Previous issue date: 2016-09-06 / Com o aumento no número de equipamentos eletrônicos nas residências e o estoque cada vez menor de recursos naturais para geração de energia, cresce a necessidade de se utilizar a energia disponível de maneira mais eficiente. Os sistemas de Casas Inteligentes permitem monitorar e controlar equipamentos residenciais, além de fornecer aos usuários sugestões de utilização dos equipamentos para redução de energia. O sistema proposto neste trabalho opera no gerenciamento do consumo de energia de residências. A partir de dados de energia coletados de equipamentos domésticos, perfis de uso são identificados e aplicados a técnicas multiobjetivo em busca de novos perfis similares mas mais econômicos, fazendo um equilíbrio entre redução de energia e conforto do usuário. Neste trabalho, foi utilizado a base de dados da UK-DALE que possui dados desagregados de consumo de energia para vários equipamentos distintos. Para exploração dos parâmetros, foram realizados experimentos utilizando as técnicas multiobjetivo NSGA-II e MOPSO. Estas técnicas são bastante utilizadas na literatura por serem de simples compreensão e rápida convergência. Em seguida, para análise comparativa entre ambas, utilizou-se a métrica do hipervolume, que avalia o quão próximas as soluções estão das soluções ótimas. Os resultados obtidos fornecem liberdade ao usuário e ao sistema de recomendação permitindo sugestões de perfis mais econômicos ou mais próximos ao perfil atual. Para os melhores resultados foi possível obter conjuntos de soluções com até 70% de redução de energia. / With the growth on the number of home appliances and natural resources depletation increases the need for an efficient usage of the available energy. Smart Home systems allow you to monitor and control residential appliances, besides giving home users suggestions on how to use them focusing on saving energy. The system proposed in this work operates at the level of residential energy management and from the energy data collected from home appliances, multiobjective techniques were used to recommend equipment usage profile that is more economical than the current profiles but that are similar to these. Making a balance between energy reduction and user comfort. In this work, we used a database from UK-DALE, which contains disaggregated energy consumption data from many different appliances. For parameters exploration, experiments were done using NSGAII and MOPSO multi-objective techniques. These techniques are widely used in the literature because of their ease of use and fast convergence. For comparing their results the hypervolume metric was used, which evaluate how close the solutions are to the optimal solutions. The obtained results give the user and the recommender system the option of more economical solutions or closer to the current profile. The best obtained solutions were capable of reducting up to 70% of the current energy profile.