The thesis of this dissertation is that, despite widespread belief in the security community, systems are still vulnerable to attacks from malicious peripherals delivered over the PCI Express (PCIe) protocol. Malicious peripherals can be plugged directly into internal PCIe slots, or connected via an external Thunderbolt connection. To prove this thesis, we designed and built a new PCIe attack platform. We discovered that a simple platform was insufficient to carry out complex attacks, so created the first PCIe attack platform that runs a full, conventional OS. To allows us to conduct attacks against higher-level OS functionality built on PCIe, we made the attack platform emulate in detail the behaviour of an Intel 82574L Network Interface Controller (NIC), by using a device model extracted from the QEMU emulator. We discovered a number of vulnerabilities in the PCIe protocol itself, and with the way that the defence mechanisms it provides are used by modern OSs. The principal defence mechanism provided is the Input/Output Memory Management Unit (IOMMU). The remaps the address space used by peripherals in 4KiB chunks, and can prevent access to areas of address space that a peripheral should not be able to access. We found that, contrary to belief in the security community, the IOMMUs in modern systems were not designed to protect against attacks from malicious peripherals, but to allow virtual machines direct access to real hardware. We discovered that use of the IOMMU is patchy even in modern operating systems. Windows effectively does not use the IOMMU at all; macOS opens windows that are shared by all devices; Linux and FreeBSD map windows into host memory separately for each device, but only if poorly documented boot flags are used. These OSs make no effort to ensure that only data that should be visible to the devices is in the mapped windows. We created novel attacks that subverted control flow and read private data against systems running macOS, Linux and FreeBSD with the highest level of relevant protection enabled. These represent the first use of the relevant exploits in each case. In the final part of this thesis, we evaluate the suitability of a number of proposed general purpose and specific mitigations against DMA attacks, and make a number of recommendations about future directions in IOMMU software and hardware.

Na atualidade, as redes públicas de comunicação de dados representam uma nova oportunidade para a aplicação das tecnologias IEEE 802 (baseadas na tecnologia Ethernet). Tanto nas redes de acesso, como nas redes metropolitanas e de núcleo, existe uma crescente demanda pela instalação de equipamentos com grande número de interfaces Ethernet. Em alguns casos, opta-se por equipamentos capazes de emular os serviços das tecnologias legadas ATM/SDH sobre Ethernet e viceversa. Nesse sentido, novos protocolos e novas formas de transmissão de dados utilizando a tecnologia Ethernet estão surgindo para consolidar a convergência das redes de comutação de circuitos (infraestrutúra legada) e as redes de comutação de pacotes; com a ideia de constituir uma rede mais homogênea, flexível e de baixo custo. Um claro exemplo é a adessão dos protocolos de Operação, Administração e Manuntenção (OAM) nas redes Ethernet, os quais permitem um nível de controle semelhante ao de tecnologias como ATM e SDH. OAM possibilita a monitoração de falhas na rede, a configuração e o acompanhamento dos eventos de segurança, assim como também a contabilização de tráfego por assinante; permitindo desta forma o atendimento de diferentes SLAs (Service-Level Agreements) de clientes. Para que isto seja uma realidade, é muito importante reforçar o controle da borda que delimita a rede do cliente final da rede pública. Com esse fim, estão surgindo normas como a IEEE P802.1aj, que define um dispositivo de demarcação de rede que serve como entidade controladora de serviços entre o provedor e o cliente final; sendo sua principal característica o suporte OAM no enlace com o provedor de serviços. Este dispositivo - conhecido comercialmente como Ethernet Demarcation Device (EDD)- é o foco do presente trabalho. Este trabalho tem como objetivo principal desenvolver arquiteturas System-on-a-Programable Chip (SoPC) para um EDD de duas portas, partindo do desenvolvimento de módulos de propriedade intelectual (IP). Foram projetadas duas arquiteturas de EDD, as quais permitem o encaminhamento de pacotes entre duas portas Ethernet e incorporam um processador MicroBlaze para implementação Software do protocolo OAM, segundo a norma IEEE 802.3ah. Como resultado, foram elaborados 7 módulos IP: Módulo Fast Ethernet MAC (FEMAC), Módulo Gigabit Ethernet MAC (GEMAC), Módulo Packet FIFO, Módulo OAM Ethernet, Módulo MII Managment (MIIM), Módulo PHY Ethernet PCS/PMA 1000Base-X (PHY1000X) e Módulo Bit-Error Rate Tester (BERT). Todos os módulos foram descritos em VHDL e logo sintetizados para um dispositivo FPGA da família Virtex-II Pro da Xilinx, quanto para standard-cells utilizando a tecnologia CMOS AMS 0.35μm únicamente nos Módulos FEMAC e GEMAC. Os resultados de síntese mostram que o Módulo MIIM e o Módulo PHY1000X possuim um melhor aproveitamento de recursos de área que seus equivalentes disponíveis no OpenCores e no CoreGen da Xilinx, respectivamente. As arquiteturas SoPC foram prototipadas sobre a placa de desenvolvimento AVNET Virtex-II Pro, a qual permite comunicação com dispositivos de rede através de interfaces elétricas e ópticas. Finalmente, é proposta uma metodologia de validação física das arquiteturas alvo para estas atenderem o regime de vazão máxima (1Gbit/s ou 100Mbit/s), assim como também testes de conformidade como os definidos pela norma IEEE 802.3. / Nowadays, public networks represent a new opportunity for the application of IEEE 802 technologies, which have their basis on Ethernet Technology. In both Access and Metropolitan and Core networks there is a growing demand for the installation of equipments with a large number of Ethernet interfaces. In some cases, equipments capable of emulating the services of the ATM/SDH legacy technologies over Ethernet (and vice versa) are chosen. In this manner, new protocols and data transmission forms using Ethernet technology are emerging in order to consolidate the convergence of circuit switching networks (traditional infrastructure) and packet switching networks; with the common objetive of constituting a more uniform, flexible, low-cost network. A good example is the incorporation of Operation, Administration and Maintenance (OAM) protocols in Ethernet networks, which allow a control level similar to that one of technologies such as ATM and SDH. OAM allows the monitoring of network fails, the configuration and tracking the security events, as well as the counting of traffic per client in a way that permits to attend several SLAs (Service-Level Agreements). In order to bring this to reality, it is critical to reinforce the control of the edge which limits the client network from the public networks. With this aim, standards such as IEEE P802.1aj are emerging; this standard defines a network demarcation device, which is used as a service controlling entity between the provider and the end customer, having as main feature the OAM support in the link with the service provider. This work is focused on this device, commercially known as Ethernet Demarcation Device (EDD). The principal objective of this work is to develop SoPC (System-on-a-Programable chip) architectures for an EDD, starting from the development of Intellectual Property Cores (IP). Two EDD architectures were designed, which allow the packet forwarding between two Ethernet interfaces and incorporate a Soft processor Microblaze for the SW implementation of the OAM protocol according to the standard IEEE802.3ah. As a result, eight IP cores were elaborated: Soft IP Core Fast Ethernet MAC (FEMAC), Soft IP Core Gigabit Ethernet MAC (GEMAC), Soft IP Core Packet FIFO, Soft IP Core OAM Ethernet, Soft IP Core MII Managment (MIIM), Soft IP Core PHY Ethernet PCS/PMA 1000Base-X (PHY1000X) and the Soft IP Core Bit-Error Rate Tester (BERT). All IP modules were described in VHDL and then synthesized for the FPGA Xilinx Virtex-II Pro device, as well as for standard-cells using the CMOS AMS 0.35um technology for the modules FEMAC and GEMAC. The synthesis results show that the module MIIM and module PHY1000X have a better use of the area resources than the ones available in OpenCores and CoreGen of Xilinx respectively. The SoPC architectures were prototyped on AVNET Virtex-II Pro Development kit Board, which allows communication with network devices through electrical and optical interfaces. Finally, we propose a validation methodology of both architecture so these are able to attend a maximum throughput regimen (1Gbit/s ou 100Mbit/s), as well as appropriate levels of approval with what standard IEEE 802.3 defines.

Cette thèse s'intéresse en premier lieu à l'analyse des effetsfonctionnels des erreurs dans laconfiguration de FPGAs à base de SRAM. Ces erreurs peuvent provenir deperturbations naturelles(rayonnements, particules) ou d'attaques volontaires, par exemple avecun laser. La famille Virtex IIde Xilinx est utilisée comme premier cas pratique d'expérimentation,puis une comparaison est réaliséeavec la famille AT40K de chez ATMEL. Ceci a permis de mieux comprendrel'impact réel dedifférentes sources de perturbations, et les motifs d'erreur devantréellement être pris en compte pouraméliorer la robustesse d'un circuit implanté sur ce type detechnologie. Cette étude a nécessité ledéveloppement d'outils de conception spécifiques, permettantd'automatiser les analyses. Uneméthodologie innovante est proposée pour l'évaluation de lasensibilité de la mémoire de configurationaux SEUs : une classification des bits de configuration est établie enfonction des effets produits parleur inversion sur le fonctionnement normal de l'application. Cecipermet de déterminer les zones lesplus critiques, autorisant le développement de stratégies deprotection sélectives et à faible coût. / This thesis deals primarily with the analysis of the functionaleffects of errors in the configuration ofSRAM-based FPGAs. These errors can be due either to naturalperturbations (radiations, particles) orto malicious attacks, for example with a laser. The Xilinx Virtex IIfamily is used as first case study,then a comparison is made with the ATMEL AT40K family. This workallowed us a betterunderstanding of the real impact of perturbations, and of the errorpatterns that need to be taken intoaccount when improving the robustness of a circuit implemented on thistype of technology. Thisstudy required the development of specific design tools to automatethe analyses. An innovativemethodology is proposed for the evaluation of the configuration memorysensitivity to SEUs: aclassification of configuration bits is made with respect to theeffects produced on the application by asingle bit-flip. This enables us to identify the most critical areas,and to propose selective hardeningsolutions, improving the global reliability of the application at low cost.

Made available in DSpace on 2016-06-02T19:05:32Z (GMT). No. of bitstreams: 1 2183.pdf: 1410894 bytes, checksum: 5aeb9382e2ace13a1aee4c33e6cf30fe (MD5) Previous issue date: 2006-08-20 / This dissertation presents an environment for the development of reconfigurable applications, with Virtuoso Real-Time Kernel, called RTEV. This work is based on the TEV (Teaching Environment for Virtuoso), developed at DC/UFSCar (Department of Computation of the Federal University of Sao Carlos). In RTEV, it is possible to carry through the development of applications only selecting a reconfigurable function from the library of available functions and making the interconnections with other functions of the applications. It will be presented, for better understanding: a reconfigurable computer review; development methods of functions and/or applications that can be used for the construction of the reconfigurable library; the systems used in the development environment RTEV; and a case study as a way of validation of the development environment. This environment allows the programmers, without any reconfigurable hardware knowledge, to develop applications with reconfigurable components. / Esta dissertação apresenta um ambiente para o desenvolvimento de aplicações reconfiguráveis em conjunto com o kernel de tempo real Virtuoso, denominado RTEV (Reconfigurable Teaching Environment for Virtuoso). Este tabalho é baseado no ambiente de desenvolvimento TEV (Teaching Environment for Virtuoso), desenvolvido no DC/UFSCar (Departamento de Computação da Universidade Federal de São Carlos). No ambiente RTEV é possível realizar o desenvolvimento de aplicações apenas selecionando uma função reconfigurável disponível na biblioteca de funções e realizar a interconexão com as demais funções da aplicação. Serão apresentados, para melhor entendimento: a computação reconfigurável; métodos de desenvolvimento de funções e/ou aplicações reconfiguráveis que podem ser utilizadas no desenvolvimento das funções da biblioteca reconfigurável; os sistemas utilizados no desenvolvimento; o ambiente RTEV; e um estudo de caso como validação da utilização do ambiente de desenvolvimento. Com este trabalho, busca-se simplificar e facilitar o acesso de programadores sem experiência em computação reconfigurável ao desenvolvimento de aplicações que fazem uso deste tipo de arquitetura.

Made available in DSpace on 2015-05-14T12:36:55Z (GMT). No. of bitstreams: 1 arquivototal.pdf: 2425731 bytes, checksum: 3f05e964526e281aa2761b2a01cac8f6 (MD5) Previous issue date: 2010-03-05 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / The present study portrays the development of a telemetric system integrating wireless sensor networks and data processing into an embedded system for monitoring vehicles in metropolitan railway networks, enabling real-time monitoring of train movements. The main objective of this system is to allow constant evaluation of numerous factors which can influence train performance, such as speed and pressure in air bags. By so doing, it may become possible to generate information so as to facilitate intervention strategies, thereby preventing the partial or total degradation of the transport services provided to the population. In order to perform real-time telemetry, wireless sensor networks with ZigBee technology will be mounted alongside the entire route of the train traffic. These networks capture and transmit data collected in each train until they reach base stations where a processing embedded system in an FPGA is responsible for receiving the data, performing the necessary calculations and sending the obtained information to a central monitoring system through an Ethernet network. The embedded system functions as a data server providing information to a monitoring system installed in the Operational Control Center (OCC) and in other sectors requiring this information. The use of a dedicated processing device such as an FPGA gives the system far greater efficiency than that typically found in general purpose processors. Furthermore, it allows the customization of the hardware, thus reducing the final cost of the system. The monitoring system installed in the OCC is responsible for managing the storage and display of the data received. It will display the data in tables and graphs in real time, enabling the traffic controllers to analyze the operation of each train and also to detect possible problems. The system also stores the data in a database for further study. Keywords: Telemetry, Wireless Sensor Networks, ZigBee Protocol, Embedded Systems, Nios II processor, FPGA. / Este trabalho apresenta o desenvolvimento de um sistema telemétrico que integra redes de sensores sem fio e processamento de dados em sistema embarcado para monitoramento de veículos em redes de transportes metroferroviários, possibilitando um acompanhamento em tempo real do movimento dos trens. Este sistema tem como principal objetivo permitir uma constante avaliação de vários fatores que influenciam o desempenho dos trens, como velocidade e pressão nas bolsas de ar, de forma a gerar informações que possibilitem estratégias de operação e manutenção, evitando assim uma degradação parcial ou total dos serviços de transporte prestados à população. Para realizar a telemetria em tempo real, redes de sensores sem fio com tecnologia ZigBee são montadas em toda a via de tráfego. Estas redes realizam a captação e envio dos dados coletados em cada trem até estações base onde um sistema de tratamento embarcado em um FPGA fica encarregado de receber os dados, realizar os cálculos necessários e enviar as informações obtidas, através de uma rede ethernet, a um sistema central de supervisão. O sistema embarcado atua como um servidor de dados disponibilizando informações para um sistema de supervisão instalado no Centro de Controle de Operações (CCO) e em outros setores que necessitem destas informações. A utilização de um dispositivo de processamento dedicado, como uma FPGA, proporciona ao sistema uma eficiência muito maior do que normalmente é encontrada em processadores de uso geral, além de permitir a customização do hardware, reduzindo o custo final do sistema. O sistema de supervisão instalado no CCO é responsável por gerenciar o armazenamento e a visualização dos dados recebidos. Ele exibe os dados em tabelas e gráficos em tempo real permitindo aos controladores de tráfego analisar o funcionamento de cada trem e detectar possíveis problemas. O sistema também armazena os dados em um banco de dados para realização de estudos posteriores.

Submitted by Willian de Assis Pedrobon Ferreira null (willianferreira51@gmail.com) on 2017-09-27T13:44:04Z No. of bitstreams: 1 dissertacao_Willian_de_Assis_Pedrobon_Ferreira.pdf: 8549439 bytes, checksum: 8a499577dddc476a2f1f7b3cb4d9a873 (MD5) / Approved for entry into archive by Monique Sasaki (sayumi_sasaki@hotmail.com) on 2017-09-28T14:15:16Z (GMT) No. of bitstreams: 1 ferreira_wap_me_ilha.pdf: 8549439 bytes, checksum: 8a499577dddc476a2f1f7b3cb4d9a873 (MD5) / Made available in DSpace on 2017-09-28T14:15:16Z (GMT). No. of bitstreams: 1 ferreira_wap_me_ilha.pdf: 8549439 bytes, checksum: 8a499577dddc476a2f1f7b3cb4d9a873 (MD5) Previous issue date: 2017-08-24 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / A utilização de sensores em ambientes inteligentes é fundamental para supervisionar as atividades dos seres humanos. No reconhecimento de atividades humanas, ou HAR (Human Activity Recognition), técnicas de supervisionamento são aplicadas para identificar as atividades realizadas em diversas aplicações, como no esporte e no acompanhamento de pessoas com necessidades especiais. O Sistema de Reconhecimento de Atividades Humanas (SIRAH) é empregado no reconhecimento de atividades humanas, utilizando um acelerômetro localizado na cintura da pessoa monitorada e uma Rede Neural Artificial para classificar sete atividades: em pé, deitado, sentado, caminhar, correr, sentar e levantar. Originalmente implementado no software MATLAB, realizava classificações offline em que os resultados não eram obtidos durante a execução das atividades. Apresenta-se, neste trabalho, o desenvolvimento de duas versões embarcadas do SIRAH, que executam o algoritmo de classificação durante a prática das atividades monitoradas. A primeira implementação foi efetuada no processador Nios II da Altera, que ofereceu a mesma exatidão do sistema offline com processamento limitado, pois o software consome 673 milissegundos para executar a classificação desejada. Para aprimorar o desempenho, outra versão foi implementada em FPGA utilizando a linguagem de descrição de hardware VHDL. O algoritmo de classificação opera em tempo real e é executado em apenas 236 microssegundos, garantindo total amostragem das acelerações. / The use of sensors in smart environments is fundamental to monitor humans activities. In Human Activity Recognation (HAR), supervision techniques are employed to identify activities in several areas, such as in sport pratice and in people monitoring with special needs. The Sistema de Reconhecimento de Atividades Humanas (SIRAH) is used in human activities recognation, using an accelerometer located on the monitored person waist and an Artificial Neural Network to classify seven activities: standing, lying, seated, walking, running, sitting and standing. Originally, performed offline classifications executed in MATLAB software. In this work we present the development of two embedded SIRAH versions, which perform the classification algorithm during the monitored activities practice. The first implementation was performed on Altera’s Nios II processor, that has been provided the same offline system accuracy, but with limited processing. To improve the performance, the other version was implemented in FPGA using the VHDL hardware description language, which performs real-time classifications, ensuring a lossless acceleration sampling.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2018-02-21T21:29:05Z No. of bitstreams: 1 AlvaroMedeirosAvelino_TESE.pdf: 3348844 bytes, checksum: e24a1cd66699b738bbda375f267f9058 (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2018-02-22T22:32:30Z (GMT) No. of bitstreams: 1 AlvaroMedeirosAvelino_TESE.pdf: 3348844 bytes, checksum: e24a1cd66699b738bbda375f267f9058 (MD5) / Made available in DSpace on 2018-02-22T22:32:30Z (GMT). No. of bitstreams: 1 AlvaroMedeirosAvelino_TESE.pdf: 3348844 bytes, checksum: e24a1cd66699b738bbda375f267f9058 (MD5) Previous issue date: 2017-06-09 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior (CAPES) / Este trabalho utiliza como base a arquitetura P2IP, de gr?o grosso reconfigur?vel (em tempo de execu??o) de baixa lat?ncia, aplicada ao processamento de imagens em tempo real. Esta arquitetura foi implementada em FPGA, sendo validada com alguns algoritmos b?sicos de processamento de imagens, tais como Edge Sharpening, Canny Edge Detection e Harris Corner Detection. A quantidade de Elementos de Processamento ? definida pelo algoritmo que demanda uma quantidade maior de processamento. Entretanto, nem todos os Elementos de Processamento s?o utilizados o tempo todo. Mesmo estando ociosos estes Elementos de Processamento contribuem ativamente para o consumo est?tico de pot?ncia. A ideia do presente trabalho ? propor uma vers?o modificada do Elemento de Processamento, que n?o contenha nenhum bloco interno, mas seja capaz de replicar a entrada na sa?da. Quando necess?rio, este novo EP ? substitu?do pelo tradicional utilizando Reconfigura??o Parcial. Isso leva a um consumo energ?tico mais eficiente, caracter?stica bastante relevante de sistemas alimentados a bateria. As vari?veis utilizadas na valida??o da proposta ser?o o consumo energ?tico, a lat?ncia durante a reconfigura??o parcial e a ?rea ocupada.

Este trabalho propõe o desenvolvimento de Algoritmos Evolutivos (AEs) para estimação dos parâmetros que modelam sinais elétricos (frequência, fase e amplitude) em tempo-real. A abordagem proposta deve ser robusta a ruídos e harmônicos em sinais distorcidos, por exemplo devido à presença de faltas na rede elétrica. AEs mostram vantagens para lidar com tais tipos de sinais. Por outro lado, esses algoritmos quando implementados em software não possibilitam respostas em tempo-real para uso da estimação como relé de frequência ou Unidade de Medição Fasorial. O desenvolvimento em FPGA apresentado nesse trabalho torna possível paralelizar o cálculo da estimação em hardware, viabilizando AEs para análise de sinal elétrico em tempo real. Além disso, mostra-se que AEs multiobjetivos podem extrair informações não evidentes das três fases do sistema e estimar os parâmetros adequadamente mesmo em casos em que as estimativas por fase divirjam entre si. Em outras palavras, as duas principais contribuições computacionais são: a paralelização do AE em hardware por meio de seu desenvolvimento em um circuito de FPGA otimizado a nível de operações lógicas básicas e a modelagem multiobjetiva do problema possibilitando análises dos sinais de cada fase, tanto independentemente quanto de forma agregada. Resultados experimentais mostram superioridade do método proposto em relação ao estimador baseado em transformada de Fourier para determinação de frequência e fase / This work proposes the development of Evolutionary Algorithms (EAs) for the estimation of the basic parameters from electrical signals (frequency, phase and amplitude) in real time. The proposed approach must be robust to noise and harmonics in signals distorted, for example, due to the presence of faults in the electrical network. EAs show advantages for dealing with these types of signals. On the other hand, these algorithms when implemented in software cant produce real-time responses in order to use their estimations as frequency relay or Phasor Measurement Unit. The approach developed on FPGA proposed in this work parallelizes in hardware the process of estimation, enabling analyses of electrical signals in real time. Furthermore, it is shown that multi-objective EAs can extract non-evident information from the three phases of the system and properly estimate parameters even when the phase estimates diverge from each other. This research proposes: the parallelization of an EA in hardware through its design on FPGA circuit optimized at level of basic logic operations and the modeling of the problem enabling multi-objective analyses of the signals from each phase in both independent and aggregate ways. Experimental results show the superiority of the proposed method compared to an estimator based on Fourier transform for determining frequency and phase

Orientador: Marconi Kolm Madrid / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-10T03:57:30Z (GMT). No. of bitstreams: 1 Castro_EbervalOliveira_M.pdf: 4698124 bytes, checksum: 0a0a438cbad7212bdba90f2c96875871 (MD5) Previous issue date: 2007 / Resumo: A solução de modelos dinâmicos de robôs em tempo real é um dos principais desafios da robótica. Este trabalho propõe um multiprocessador de quatro núcleos fortemente acoplados, o SMM-4 (Sistema Multiprocessado Monolítico), consistindo de uma arquitetura de processamento paralelo monolítica sintetizada em FPGA para aplicações em controle de sistemas robóticos. Uma análise quantitativa e qualitativa é realizada em contraste a sistemas uniprocessadores, evidenciando os ganhos obtidos através desta abordagem em FPGA. O SMM-4 foi desenvolvido no Laboratório de Sistemas Modulares Robóticos (LSMR/Unicamp) como uma das alternativas para o cálculo das equações dos modelos de robôs em tempo real / Abstract: The solution of robots¿ dynamic models in real-time is one of major challenges of the robotics. This work presents a strongly coupled quad-core multiprocessor ¿ the MMS-4 (Monolithic Multiprocessor System) ¿ consisting of a monolithical parallel processing architecture synthesized on FPGA for applications on robotic control systems. A quantitative and qualitative analysis is performed in contrast with uniprocessor systems for the purpose of evince the benefits obtained choosing this approach in FPGA. The MMS-4 was developed at Robotic Modular Systems Laboratory (LSMR/Unicamp) as an alternative to calculate the equations systems of robots¿ models on real-time / Mestrado / Automação / Mestre em Engenharia Elétrica

A evolução tecnológica dos sensores, da eletrônica e dos sistemas embarcados melhorou o desempenho, a confiabilidade e a robustez dos sistemas assim como as atividades de manutenção, em especial, as de manutenção proativa. Estes avanços tecnológicos possibilitaram uma nova visão sobre as práticas de manutenção existentes. A expansão das áreas de processamento de sinais e inteligência artificial proporcionou novas abordagens aos sistemas de controle, promovendo a criação de novos modelos de confiabilidade e disponibilidade de equipamentos e sistemas. Além disso, aumentou a precisão no reconhecimento de padrões de falhas, ampliou a avaliação e o diagnóstico de danos em equipamentos e sistemas, e adicionou inteligência aos sistemas de manutenção existentes. Diversas técnicas de processamento de sinais (tais como a transformada de Fourier), de inteligência artificial (as redes neurais artificiais e a lógica nebulosa, por exemplo) e de filtragem adaptativa (os filtros adaptativos, como exemplo) já são utilizadas com sucesso para detectar e prevenir falhas em vários tipos de equipamentos. Os sistemas de manutenção que fazem uso das técnicas de processamento de sinais e inteligência artificial, em conjunto, por exemplo, são conhecidos como sistemas de manutenção inteligente. Através desses sistemas, é possível monitorar as condições físicas, tomar decisões, efetuar ações de manutenção e fornecer diagnósticos precisos de falhas. Este trabalho aborda a implementação de um sistema de manutenção inteligente embarcado que usa a transformada wavelet packet e os mapas auto-organizáveis ou os filtros adaptativos para detectar, classificar e prever falhas em atuadores elétricos. A idéia principal deste trabalho é determinar qual destas ferramentas, mapas auto-organizáveis ou filtros adaptativos, é a mais adequada para o embarque. Espera-se com a implantação embarcada desse sistema de manutenção, por exemplo, evitar falhas nos atuadores e promover uma maior reutilização de peças. / The technological evolution of sensors, electronics, and embedded systems has improved the performance, reliability and robustness of systems as well the maintenance activities, especially the proactive maintenance. These technological advances have provided a new view about the existing maintenance practices. The expansion of signal processing and artificial intelligence has provided new approaches in industrial control systems leading to the proposal of new reliability and availability models for equipments and systems. Moreover, it has increased the precision in failure pattern recognition, has extended the assessment and diagnosis of damages in equipments and systems, and has added intelligence to existing maintenance systems. Several techniques for signal processing (such as Fourier transform), artificial intelligence (artificial neural networks, for example) and adaptive filtering (adaptive filters, as an example) are already used successfully to detect and prevent failures in several kinds of equipments. The maintenance systems that use, for example, the techniques for signal processing and artificial intelligence together are known as intelligent maintenance systems. It is possible to control the physical conditions, make decisions, perform maintenance activities and do accurate diagnosis of failures using those systems. This work presents the implementation of an embedded intelligent maintenance system using wavelet packet analysis and self organizing maps or adaptive filters for detection, classification, and prediction of failures in electrical actuators. The main idea is to determine which of these tools, self-organizing maps or adaptive filters, is the most suitable for the implementation in embedded systems. It is expected that with the implementation of this maintenance system, failures in actuators are avoided, and that a greater reuse of parts is achieved.