Neste trabalho aborda-se o projeto de um conversor analógico-digital (ADC) que deve atingir as especificações do padrão Bluetooth. Este bloco faz parte do estágio de recepção de um transceptor sem fio integrado em tecnologia CMOS. Inicialmente é feita a análise do ADC como sistema, ao mesmo tempo que as especificações nesse nível são desenvolvidas. A arquitetura adaptada da literatura é conhecida como time-interleaved pipeline. Os seus principais blocos, o S&H e o estágio básico incluindo o sub-ADC e o MDAC, são explicados posteriormente junto com a estratégia de correção digital através do bit de redundância entre estágios consecutivos. Seguindo essa ordem de ideias, é estudada a implementação com portas digitais da estratégia anterior e da geração das fases de relógio necessárias para os blocos da cadeia pipeline. Os dois circuitos mais elementares, o amplificador operacional de transcondutância (OTA) e o comparador de tensão, também são apresentados antes de introduzir a programação geométrica como ferramenta de projeto auxiliar. Tal ferramenta permite otimizar o consumo de potência desses circuitos básicos e, portanto, descobrir uma nova perspectiva no projeto de circuitos analógicos do estado da arte. Finalmente, os resultados obtidos e as simulações dos diferentes blocos e circuitos que constituem o ADC são mostrados. Esses resultados também incluem as medições e testes feitos em um OTA projetado com PG e fabricado em tecnologia CMOS 0,35 micrômetros. A conclusão mais importante deste trabalho se deriva da aplicação simultânea da programação geométrica e a análise cuidadosa dos requisitos reais dos circuitos, levando portanto à otimização do desempenho global do ADC projetado. / In this work, an Analog to Digital Converter (ADC) fulfilling the Bluetooth standard specifications is designed. This block stays at the reception side of an integrated wireless transceiver in CMOS technology. Initially, an analysis of the ADC as a system is carried out, at the same time that the specifications at that level are developed. The architecture adapted from the literature is known as time-interleaved pipeline. Its main blocks, the S&H and the basic cell including sub-ADC and MDAC circuits, are then explained together with the digital correction strategy based on the bit of redundancy between consecutive stages. Furthermore, digital gate implementation of previous strategy and generation of the different clock phases required by pipeline chain blocks, are covered. The two most elementary circuits, operational transconductance amplifier (OTA) and voltage comparator, are also presented before introducing geometric programming (PG) as an auxiliary design tool. Such a tool allows the power consumption optimization of these basic circuits and thus leads to a new perspective in analog circuit design for the state of the art. Finally, the reached results and the different ADC block simulations are presented. Those results include tests and measurements of an OTA designed using PG and fabricated in a CMOS 0,35 micrometers technology. The most important conclusion of this work is derived from the joint application of geometric programming and careful analysis of the real circuit requirements, allowing the global performance optimization in the designed ADC.

Neste trabalho aborda-se o projeto de um conversor analógico-digital (ADC) que deve atingir as especificações do padrão Bluetooth. Este bloco faz parte do estágio de recepção de um transceptor sem fio integrado em tecnologia CMOS. Inicialmente é feita a análise do ADC como sistema, ao mesmo tempo que as especificações nesse nível são desenvolvidas. A arquitetura adaptada da literatura é conhecida como time-interleaved pipeline. Os seus principais blocos, o S&H e o estágio básico incluindo o sub-ADC e o MDAC, são explicados posteriormente junto com a estratégia de correção digital através do bit de redundância entre estágios consecutivos. Seguindo essa ordem de ideias, é estudada a implementação com portas digitais da estratégia anterior e da geração das fases de relógio necessárias para os blocos da cadeia pipeline. Os dois circuitos mais elementares, o amplificador operacional de transcondutância (OTA) e o comparador de tensão, também são apresentados antes de introduzir a programação geométrica como ferramenta de projeto auxiliar. Tal ferramenta permite otimizar o consumo de potência desses circuitos básicos e, portanto, descobrir uma nova perspectiva no projeto de circuitos analógicos do estado da arte. Finalmente, os resultados obtidos e as simulações dos diferentes blocos e circuitos que constituem o ADC são mostrados. Esses resultados também incluem as medições e testes feitos em um OTA projetado com PG e fabricado em tecnologia CMOS 0,35 micrômetros. A conclusão mais importante deste trabalho se deriva da aplicação simultânea da programação geométrica e a análise cuidadosa dos requisitos reais dos circuitos, levando portanto à otimização do desempenho global do ADC projetado. / In this work, an Analog to Digital Converter (ADC) fulfilling the Bluetooth standard specifications is designed. This block stays at the reception side of an integrated wireless transceiver in CMOS technology. Initially, an analysis of the ADC as a system is carried out, at the same time that the specifications at that level are developed. The architecture adapted from the literature is known as time-interleaved pipeline. Its main blocks, the S&H and the basic cell including sub-ADC and MDAC circuits, are then explained together with the digital correction strategy based on the bit of redundancy between consecutive stages. Furthermore, digital gate implementation of previous strategy and generation of the different clock phases required by pipeline chain blocks, are covered. The two most elementary circuits, operational transconductance amplifier (OTA) and voltage comparator, are also presented before introducing geometric programming (PG) as an auxiliary design tool. Such a tool allows the power consumption optimization of these basic circuits and thus leads to a new perspective in analog circuit design for the state of the art. Finally, the reached results and the different ADC block simulations are presented. Those results include tests and measurements of an OTA designed using PG and fabricated in a CMOS 0,35 micrometers technology. The most important conclusion of this work is derived from the joint application of geometric programming and careful analysis of the real circuit requirements, allowing the global performance optimization in the designed ADC.

Neste trabalho é desenvolvida uma ferramenta de dimensionamento de portas lógicas para circuitos integrados, utilizando técnicas de otimização de problemas baseadas em Programação Geométrica (PG). Para dimensionar as portas lógicas de um circuito, primeiramente elas são modeladas usando o modelo de chaves RC e o atraso é calculado usando o modelo de Elmore, que produz funções posinomiais possibilitando a resolução do problema por programação geométrica. Para cada porta é utilizado um fator de escala que multiplica a largura dos seus transistores, onde as variáveis que representam os fatores de escala são as variáveis de otimização do problema. O dimensionador de portas desenvolvido neste trabalho é para circuitos CMOS e é parametrizável para diversas tecnologias de fabricação CMOS. Além disso, a otimização pode ser feita de duas maneiras, minimizando o atraso restringindo a área do circuito ou, minimizando a área e restringindo o atraso do circuito. Para testar o dimensionador de portas foram consideradas duas tecnologias de fabricação diferentes, 45nm e 350nm, onde os resultados foram comparados com o dimensionamento fornecido em uma típica biblioteca de células. Para a tecnologia de 45nm, o dimensionamento de portas minimizando o atraso, fornecido pelo método proposto neste trabalho, obteve uma redução, em média, de 21% no atraso, mantendo a mesma área e potência do dimensionamento fornecido pela biblioteca de standard cells. Após, fez-se uma otimização de área, ainda considerando a tecnologia de 45nm, onde o atraso é restrito ao valor encontrado na minimização de atraso. Essa otimização secundária resultou em uma redução média de 28,2% em área e 27,3% em potência, comparado aos valores dados pela minimização de atraso. Isso mostra que, ao fazer a minimização de atraso seguida da minimização de área, ou vice-versa, encontra-se o menor atraso e a menor área para o circuito, onde uma otimização não impede a outra. As mesmas otimizações foram feitas para a tecnologia de 350nm, onde o dimensionamento de portas considerando a minimização de atraso obteve uma redução, em média, de 4,5% no atraso, mantendo os valores de consumo de potência e área semelhantes aos valores dados pelo dimensionamento fornecido em uma biblioteca comercial de células em 350nm. A minimização de área, feita em seguida, restringindo o atraso ao valor dado pela minimização de atraso foi capaz de reduzir a área em 29,9%, em média, e a potência em 28,5%, em média. / In this work a gate sizing tool is developed using problem optimization techniques based on Geometric Programming. To size the gates in a circuit, first, the logic gates are modeled using the RC switch model and the delay is calculated using Elmore delay model, which produces posynomial functions, enabling the problem solution by geometric programming. For each port a scale factor is set that multiplies the transistors width, where the variables that represent the scale factors are the problem optimization variables. Gate sizing developed in this work is for CMOS circuits and is configurable to several CMOS manufacturing technologies. Moreover, the optimization can be done in two ways, minimizing delay restricting area or by minimizing area restricting circuit delay. In this work, gate sizing tests were made considers two different technologies, 45nm and 350nm, where the results were compared with the sizing available in a typical standard-cell library. For 45nm technology, the gate sizing proposed in this work considering delay minimization, obtained a reduction, in average, of 21% in delay, keeping the same area and power values of the sizing provided by standard-cells library. After, it was made an area optimization restricting delay to the value found at delay minimization. This optimization allowed an average reduction of 28.2% in area and 27.3% in power consumption, compared to the values obtained by delay minimization. This shows that by making the minimization of delay followed by the minimization of area, the smallest delay and the smallest area for the circuit is found, where an optimization does not prevent the other. The same optimizations were made for 350nm technology, where gate sizing considering delay minimization achieved a reduction, on average, of 4.5% in delay, keeping power consumption and area values similar to the values given using the sizes found in a commercial standard-cell library in 350nm. The area minimization, restricting delay to the value given by delay minimization, was able to reduce the area in 29.9% and power at 28.5%, on average.

Neste trabalho é desenvolvida uma ferramenta de dimensionamento de portas lógicas para circuitos integrados, utilizando técnicas de otimização de problemas baseadas em Programação Geométrica (PG). Para dimensionar as portas lógicas de um circuito, primeiramente elas são modeladas usando o modelo de chaves RC e o atraso é calculado usando o modelo de Elmore, que produz funções posinomiais possibilitando a resolução do problema por programação geométrica. Para cada porta é utilizado um fator de escala que multiplica a largura dos seus transistores, onde as variáveis que representam os fatores de escala são as variáveis de otimização do problema. O dimensionador de portas desenvolvido neste trabalho é para circuitos CMOS e é parametrizável para diversas tecnologias de fabricação CMOS. Além disso, a otimização pode ser feita de duas maneiras, minimizando o atraso restringindo a área do circuito ou, minimizando a área e restringindo o atraso do circuito. Para testar o dimensionador de portas foram consideradas duas tecnologias de fabricação diferentes, 45nm e 350nm, onde os resultados foram comparados com o dimensionamento fornecido em uma típica biblioteca de células. Para a tecnologia de 45nm, o dimensionamento de portas minimizando o atraso, fornecido pelo método proposto neste trabalho, obteve uma redução, em média, de 21% no atraso, mantendo a mesma área e potência do dimensionamento fornecido pela biblioteca de standard cells. Após, fez-se uma otimização de área, ainda considerando a tecnologia de 45nm, onde o atraso é restrito ao valor encontrado na minimização de atraso. Essa otimização secundária resultou em uma redução média de 28,2% em área e 27,3% em potência, comparado aos valores dados pela minimização de atraso. Isso mostra que, ao fazer a minimização de atraso seguida da minimização de área, ou vice-versa, encontra-se o menor atraso e a menor área para o circuito, onde uma otimização não impede a outra. As mesmas otimizações foram feitas para a tecnologia de 350nm, onde o dimensionamento de portas considerando a minimização de atraso obteve uma redução, em média, de 4,5% no atraso, mantendo os valores de consumo de potência e área semelhantes aos valores dados pelo dimensionamento fornecido em uma biblioteca comercial de células em 350nm. A minimização de área, feita em seguida, restringindo o atraso ao valor dado pela minimização de atraso foi capaz de reduzir a área em 29,9%, em média, e a potência em 28,5%, em média. / In this work a gate sizing tool is developed using problem optimization techniques based on Geometric Programming. To size the gates in a circuit, first, the logic gates are modeled using the RC switch model and the delay is calculated using Elmore delay model, which produces posynomial functions, enabling the problem solution by geometric programming. For each port a scale factor is set that multiplies the transistors width, where the variables that represent the scale factors are the problem optimization variables. Gate sizing developed in this work is for CMOS circuits and is configurable to several CMOS manufacturing technologies. Moreover, the optimization can be done in two ways, minimizing delay restricting area or by minimizing area restricting circuit delay. In this work, gate sizing tests were made considers two different technologies, 45nm and 350nm, where the results were compared with the sizing available in a typical standard-cell library. For 45nm technology, the gate sizing proposed in this work considering delay minimization, obtained a reduction, in average, of 21% in delay, keeping the same area and power values of the sizing provided by standard-cells library. After, it was made an area optimization restricting delay to the value found at delay minimization. This optimization allowed an average reduction of 28.2% in area and 27.3% in power consumption, compared to the values obtained by delay minimization. This shows that by making the minimization of delay followed by the minimization of area, the smallest delay and the smallest area for the circuit is found, where an optimization does not prevent the other. The same optimizations were made for 350nm technology, where gate sizing considering delay minimization achieved a reduction, on average, of 4.5% in delay, keeping power consumption and area values similar to the values given using the sizes found in a commercial standard-cell library in 350nm. The area minimization, restricting delay to the value given by delay minimization, was able to reduce the area in 29.9% and power at 28.5%, on average.

Submitted by JULIANA MALLIA ZACHI null (juzachi@yahoo.com.br) on 2016-09-28T00:44:55Z No. of bitstreams: 1 dissertacao.pdf: 6894521 bytes, checksum: f75c53a8798712cd2028eda75d209e76 (MD5) / Approved for entry into archive by Ana Paula Grisoto (grisotoana@reitoria.unesp.br) on 2016-09-28T14:35:50Z (GMT) No. of bitstreams: 1 zachi_jm_me_rcla.pdf: 6894521 bytes, checksum: f75c53a8798712cd2028eda75d209e76 (MD5) / Made available in DSpace on 2016-09-28T14:35:50Z (GMT). No. of bitstreams: 1 zachi_jm_me_rcla.pdf: 6894521 bytes, checksum: f75c53a8798712cd2028eda75d209e76 (MD5) Previous issue date: 2016-09-02 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Neste trabalho são apresentados os fundamentos da Programação Linear, em especial, da Programação Linear Geométrica, instrumento importante de otimização para problemas de Economia, gestão de empresas, problemas de transportes, obtenção de misturas ótimas, entre outros. Além disso, é apresentada uma proposta didática para os professores de educação básica da escola pública, utilizando o software GeoGebra como instrumento motivador para o estudo de uma situação de aprendizagem proposta no material de apoio idealizado pela Secretaria da Educação do Estado de São Paulo, abordada no caderno do aluno do 3º ano do Ensino Médio. / In this work presents the fundamentals of linear programming in particular, of geometric linear programming, important instrument of optimization for economic problems, business management, transport problems, obtaining optimal mixtures, among others. In addition, presents a didactic proposal for teachers of the basic education of public school, using the GeoGebra software as a motivating tool for the study of a learning situation proposed in the support material designed by the Education secretary of the State of São Paulo is presented, adressed in the student notebook of 3rd year of high school.

Neste trabalho é desenvolvida uma ferramenta de dimensionamento de portas lógicas para circuitos integrados, utilizando técnicas de otimização de problemas baseadas em Programação Geométrica (PG). Para dimensionar as portas lógicas de um circuito, primeiramente elas são modeladas usando o modelo de chaves RC e o atraso é calculado usando o modelo de Elmore, que produz funções posinomiais possibilitando a resolução do problema por programação geométrica. Para cada porta é utilizado um fator de escala que multiplica a largura dos seus transistores, onde as variáveis que representam os fatores de escala são as variáveis de otimização do problema. O dimensionador de portas desenvolvido neste trabalho é para circuitos CMOS e é parametrizável para diversas tecnologias de fabricação CMOS. Além disso, a otimização pode ser feita de duas maneiras, minimizando o atraso restringindo a área do circuito ou, minimizando a área e restringindo o atraso do circuito. Para testar o dimensionador de portas foram consideradas duas tecnologias de fabricação diferentes, 45nm e 350nm, onde os resultados foram comparados com o dimensionamento fornecido em uma típica biblioteca de células. Para a tecnologia de 45nm, o dimensionamento de portas minimizando o atraso, fornecido pelo método proposto neste trabalho, obteve uma redução, em média, de 21% no atraso, mantendo a mesma área e potência do dimensionamento fornecido pela biblioteca de standard cells. Após, fez-se uma otimização de área, ainda considerando a tecnologia de 45nm, onde o atraso é restrito ao valor encontrado na minimização de atraso. Essa otimização secundária resultou em uma redução média de 28,2% em área e 27,3% em potência, comparado aos valores dados pela minimização de atraso. Isso mostra que, ao fazer a minimização de atraso seguida da minimização de área, ou vice-versa, encontra-se o menor atraso e a menor área para o circuito, onde uma otimização não impede a outra. As mesmas otimizações foram feitas para a tecnologia de 350nm, onde o dimensionamento de portas considerando a minimização de atraso obteve uma redução, em média, de 4,5% no atraso, mantendo os valores de consumo de potência e área semelhantes aos valores dados pelo dimensionamento fornecido em uma biblioteca comercial de células em 350nm. A minimização de área, feita em seguida, restringindo o atraso ao valor dado pela minimização de atraso foi capaz de reduzir a área em 29,9%, em média, e a potência em 28,5%, em média. / In this work a gate sizing tool is developed using problem optimization techniques based on Geometric Programming. To size the gates in a circuit, first, the logic gates are modeled using the RC switch model and the delay is calculated using Elmore delay model, which produces posynomial functions, enabling the problem solution by geometric programming. For each port a scale factor is set that multiplies the transistors width, where the variables that represent the scale factors are the problem optimization variables. Gate sizing developed in this work is for CMOS circuits and is configurable to several CMOS manufacturing technologies. Moreover, the optimization can be done in two ways, minimizing delay restricting area or by minimizing area restricting circuit delay. In this work, gate sizing tests were made considers two different technologies, 45nm and 350nm, where the results were compared with the sizing available in a typical standard-cell library. For 45nm technology, the gate sizing proposed in this work considering delay minimization, obtained a reduction, in average, of 21% in delay, keeping the same area and power values of the sizing provided by standard-cells library. After, it was made an area optimization restricting delay to the value found at delay minimization. This optimization allowed an average reduction of 28.2% in area and 27.3% in power consumption, compared to the values obtained by delay minimization. This shows that by making the minimization of delay followed by the minimization of area, the smallest delay and the smallest area for the circuit is found, where an optimization does not prevent the other. The same optimizations were made for 350nm technology, where gate sizing considering delay minimization achieved a reduction, on average, of 4.5% in delay, keeping power consumption and area values similar to the values given using the sizes found in a commercial standard-cell library in 350nm. The area minimization, restricting delay to the value given by delay minimization, was able to reduce the area in 29.9% and power at 28.5%, on average.

Orientador: Paulo Augusto Valente Ferreira / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-05T14:01:10Z (GMT). No. of bitstreams: 1 Oliveira_RubiaMarade_D.pdf: 567047 bytes, checksum: b3f138aa736c6786ed48be3ca1ae70ab (MD5) Previous issue date: 2005 / Resumo: Nesta tese são propostos novos algoritmos de otimização baseados na busca global para duas importantes classes de problemas de programação não-linear: problemas geométricos, nos quais as funções envolvidas são descritas por somas de polinômios generalizados, e problemas de programação multiplicativa convexa, os quais, por sua vez, apresentam funções objetivos e/ou restrições expressas como produtos de funções convexas. Uma abordagem multiobjetivo para problemas geométricos posinomiais, que admitem reformulações convexas, é apresentada. Para problemas geométricos signomiais, que não possuem reformulações convexas conhecidas, propõe-se incorporar um procedimento de busca local a um algoritmo branch-and-bound, visando acelerar a convergência deste tipo de algoritmo. Elementos de análise convexa e programação multiobjetivo são usados para abordar problemas de programação multiplicativa quando estes apresentam produtos e somas de produtos de funções convexas positivas nas suas funções objetivos. Um mínimo global para o primeiro caso é obtido como o limite das soluções de uma seqüência de minimizações quase-côncavas sobre politopos, resolvidas eficientemente por meio de enumeração de vértices. Um mínimo global para o segundo caso é obtido como o limite das soluções de uma seqüência de problemas quadráticos indefinidos com características especiais, resolvidos por enumeração de restrições. O desempenho computacional dos algoritmos propostos nesta tese é avaliado por meio de problemas-testes e comparado com algoritmos alternativos existentes na literatura / Abstract: In this thesis new optimization algorithms based on global search are proposed for two important classes of nonlinear programming problems: geometric problems, in which the functions involved are described by a sum of generalized polynomials, and convex multiplicative problems, in which, in turn, objective functions and/or constraints are expressed as a product of convex functions. A multiobjective approach for posinomial geometric problems, which admit convex reformulations, is presented. As convex reformulations for signomial geometric problems are unknown, a local search procedure with the purpose of speeding up the convergence of branchand-bound algorithms is proposed. Elements of convex analysis and multiobjective programming are used for dealing with multiplicative programming problems presenting products and sums of products of positive convex functions in their objective functions. A global minimum in the first case is obtained as the limit of a sequence of quasi-concave minimizations on polytopes, efficiently solved by vertex enumeration. A global minimum for the second case is obtained as the limit of a sequence of special indefinite quadratic problems, solved by constraint enumeration. The computational performance of the algorithms proposed in this thesis has been evaluated by means of test problems and compared with alternate algorithms from the literature / Doutorado / Automação / Doutor em Engenharia Elétrica

Geometric programming is a special case of nonlinear programming, where objective function and constraints are shaped as posynomials. In this work we introduce geometric programming and solving methods. In~last chapter we will apply the geometric programming to Cobb-Douglas production function, create a model with random demand and possible extensions of this model. Powered by TCPDF (www.tcpdf.org)

Nesta dissertação os conceitos e técnicas relacionadas com a automação e otimização do projeto de um oscilador controlável por tensão para aplicações de rádio frequência são apresentados. O problema de projeto do oscilador foi formulado como um problema de otimização matemática conhecido como programação geométrica. Uma abordagem à aplicação da programação geométrica no projeto de um circuito simples foi feita primeiro. Dessa forma, as vantagens e limitações da metodologia são identificadas e propostas para lidar com esses problemas são revisados. Com uma idéia clara da metodologia, o problema de projeto do oscilador como um programa geométrico é apresentado. Um requerimento importante da aplicação de programação geométrica no projeto de circuitos é a necessidade de contar com modelos dos dispositivos que sejam compatíveis com a forma matemática do problema de otimização. Nesse sentido, neste trabalho se mostra como foram obtidos esses modelos para parâmetros do transistor e de um indutor quadrado simétrico onchip. Finalmente, aplicou-se a metodologia no projeto de um VCO na banda ISM 2.4GHz numa tecnologia CMOS 0.35um padrão de 4 metais, simulações do circuito mostraram uma figura de mérito de 180dBc/Hz com o ruído de fase de -130dBc/Hz a 3MHz de offset da portadora. Finalmente, o layout do protótipo de um VCO foi feito e fabricado. Testes experimentais foram desenvolvidos. Os resultados obtidos mostraram boa correlação com as simulações póslayout do circuito. / In this work the concepts and techniques related to the optimization and automation of the design of a controlled voltage oscillator intended for radio frequency applications are presented. The design problem of the oscillator was cast as a mathematical optimization problem known as geometric programming. As a first approach, the application of geometric programming in the design of a simple circuits was done. Thus, the advantages and limitations of the methodology were first reviewed and strategies to overcome theses problems were also presented. With a better understanding of the methodology, the formulation of the oscillator as a geometric program was presented. One of the most important requirements in the application of geometric programming in circuit design is the needed of device models suitable with the mathematical form of a geometric program. Thus, in this work the techniques used to obtain theses models for transistor and inductor parameters were presented. Using the proposed methodology, a VCO for the 2.4GHz ISM frequency band was designed in a standard 4 metals 0.35um CMOS technology. From simulations results, the VCO achieved a figure of merit of 180 dBc/Hz with a phase noise of -130dBc/Hz at 3MHz of offset frequency. A prototype of a VCO was fabricated and experimental tests were developed. From the obtained results good agreement with post layout simulations were observed.

Nesta dissertação é apresentada a aplicação da programação geométrica no projeto de uma fonte de tensão de referência de baixa tensão de alimentação que pode ser integrada em tecnologias padrões CMOS. Também são apresentados os resultados experimentais de um projeto da fonte de bandgap feito por um método de projeto convencional, cuja experiência motivou e ajudou ao desenvolvimento da formulação do programa geométrico proposta neste trabalho. O programa geométrico desenvolvido nesta dissertação otimiza o desempenho da fonte de bandgap e agiliza seu tempo de projeto. As expressões matemáticas que descrevem o funcionamento e as principais especificações da fonte de bandgap foram geradas e adaptadas ao formato de um programa geométrico. A compensação da temperatura, o PSRR, o consumo de corrente, a área, a tensão de saída e a sua variação por causa da tensão de offset do OTA, e a estabilidade são as principais especificações deste tipo de fonte de tensão de referência e fazem parte do programa geométrico apresentado neste trabalho. Um exemplo do projeto usando o programa geométrico formulado neste trabalho, mostra a possibilidade de projetar a fonte de bandgap em alguns minutos com erros baixos entre os resultados do programa geométrico e de simulação. / This work presents the application of geometric programming in the design of a CMOS low-voltage bandgap voltage reference source. Test results of a bandgap voltage reference designed via a conventional method are showed, this design experience motivated and helped to formulate the geometric program developed in this work. The geometric program developed in this work optimizes the bandgap source performance and speeds up the design time. The mathematical expressions that describe the bandgap source functioning and specifications were developed and adapted in the geometric program format. The temperature compensation, the PSRR, the current consumption, the area, the output voltage and its variations under the operational tranconductance amplifier offset voltage, and the stability are the main specifications of this type of bandgap reference source and they are included into the geometric program presented in this work. An example of the design using the geometric program formulated in this work, shows the possibility of designing the bandgap source in a few minutes with low errors between the geometric program results and the simulation results.