Les procédés plasma de grandes dimensions, uniformes et denses, sont essentiels pour les traitements de surface qui demandent des vitesses de gravure ou de dépôt élevées et uniformes. Ainsi, l'objectif de cette étude est de produire des nappes de plasma uniformes et de fortes densités dans la gamme de pression de 100 Pa. L'extension d'échelle des plasmas est réalisable par la distribution de sources plasma micro-onde suivant un réseau à deux ou trois dimensions. Ce concept a été appliqué à un réacteur plan constitué de 4 × 3 = 12 sources plasma micro-onde distribuées selon une configuration matricielle carrée (paramètre de maille de 4 cm). Pour chaque source élémentaire, le plasma est produit à l'extrémité d'un applicateur coaxial implanté perpendiculairement au plan de la source bidimensionnelle. Dans la gamme des puissances micro-onde faibles et dans celle des pressions élevées, des plasmas localisés à symétrie azimutale sont visibles autour de chaque applicateur coaxial. En augmentant la puissance micro-onde, les plasmas localisés s'étendent et se rejoignent pour produire une tranche de plasma uniforme. Les plasmas d'argon, qui peuvent être maintenus entre 7,5 et 750 Pa, ont été caractérisés principalement par sonde de Langmuir. La nappe de plasma obtenue devient uniforme à partir de 15-20 mm du plan de source, c'est-à-dire à une distance de l'ordre de la moitié du paramètre de maille. Les résultats montrent que le plasma peut atteindre des densités comprises entre 10^12 et 10^13 cm^-3 avec une uniformité de ± 3,5 % à 20 mm du plan de source. La décroissance de la température électronique observée lors d'une augmentation de la puissance micro-onde est justifiée par l'apparition d'un mécanisme d'ionisation par étapes via les atomes métastables, dont la concentration et la température ont été mesurées par spectroscopie d'absorption par diodes laser. Une modélisation analytique simplifiée suivie d'une modélisation numérique du plasma d'argon à une dimension a été effectuée. Elle permet de conforter la plupart des hypothèses sur les mécanismes de création et de perte dans le plasma. Enfin, pour tester le réacteur dans des applications aux traitements de surface, des couches de SiOCH et de SiNCH ont été déposées par PACVD en vue d'évaluer la vitesse et l'uniformité du dépôt. Les vitesses de dépôt obtenues dépassent le µm/min et les dépôts sont uniformes.

Reproduction de : Thèse de doctorat : Électronique : Lille 1 : 2005. / N° d'ordre (Lille 1) : 3631. Résumé en français et en anglais. Titre provenant de la page de titre du document numérisé. Bibliogr. à la suite de chaque chapitre. Liste des publications.

Les transistors mono-électroniques (SETs) sont des dispositifs ayant un grand potentiel d'applications, comme la détection de charge ultra-sensible, la logique à basse consommation de puissance, la mémoire ou la métrologie. De plus, la possibilité de piéger un seul électron et de manipuler son état de spin pourrait permettre des applications en informatique quantique. Le silicium est un matériau intéressant pour fabriquer l'îlot d'un SET. Son gap semi-conducteur permet le fonctionnement du dispositif dans le régime à un seul électron ou trou et pourrait permettre d'étendre la plage d'opération du SET en température en augmentant l'énergie d'addition du diamant central de la valeur du gap. En outre, le silicium bénéficie de plus de quarante années d'expertise en microfabrication et d'une compatibilité avec la technologie métal-oxyde-semi-conducteur complémentaire (CMOS). Cependant, la fabrication de ces dispositifs fait face à de sérieuses limitations à cause de la taille nanométrique requise pour l'îlot. À ce jour, les procédés de fabrication proposés permettant l'opération à la température ambiante sont trop peu reproductibles pour permettre des applications à grande échelle. Dans ce mémoire de maîtrise, la fabrication de transistors mono-électroniques en silicium (Si-SETs) pour le traitement classique et quantique de l'information est réalisée avec un procédé nanodamascène. Le polissage chimico-mécanique (CMP) est introduit comme étape clef de la fabrication du transistor, permettant le contrôle au nanomètre près (nanodamascène) de l'épaisseur du transistor. Cet outil permet la fabrication de dispositifs ayant une géométrie auparavant impossible à réaliser et ouvre la porte à l'innovation technologique. De plus, un procédé de gravure du silicium par plasma à couplage inductif (ICP) est développé pour permettre la fabrication de nanostructures de silicium sur une nanotopographie alliant le nano et le 3D. Les Si-SETs fabriqués sont caractérisés à basse température et démontrent du blocage de Coulomb avec une énergie de charge de plus de 100 meV, soit quatre fois la température ambiante. De plus, le régime à un seul électron et les effets quantiques du confinement dans ce régime sont observés. Pour la première fois, le gap complet du silicium et les premiers diamants sont mesurés sur un dispositif fabriqué avec un procédé reproductible et industrialisable. Le diamant central voit son énergie d'addition augmentée de la valeur du gap du silicium, pour un total de plus de 1200 meV, soit 46 fois la température ambiante. Cette caractéristique pourrait ouvrir la porte à des applications en logique basse puissance dans un mode de transport à plusieurs électrons laissant circuler dix fois plus de courant dans l'état ouvert, tout en conservant le bas courant dans l'état fermé d'un SET.

Les dictats de la course à la miniaturisation et à l'accroissement des performances suivit par les industriels de la microélectronique, se heurte aujourd'hui aux limites physiques, technologiques et économiques. Une alternative innovante pour dépasser ces inconvénients, réside en l'intégration tridimensionnelle de circuits intégrés. Cette technologie consiste à empiler verticalement différents niveaux de circuits aux fonctionnalités diverses. Elle ouvre la voie à des systèmes multifonctions ou hétérogènes, aux performances électriques bien meilleures que les circuits bidimensionnels existants. L'empilement de ces puces est réalisable par l'intermédiaire de vias traversant nommés " Though Silicon Via " (" TSV "), qui sont obtenus par la succession de différentes étapes technologiques, dont une d'entre elles consiste à réaliser par gravure plasma, des microcavités profondes à travers le silicium. Actuellement deux procédés de gravure plasma sont principalement utilisés pour la conception de " TSV ", le procédé Bosch et le procédé cryogénique, avec dans les deux cas des avantages et des inconvénients différents. L'objet de cette thèse s'inscrit dans le développement d'un procédé de gravure plasma innovant et alternatif à ceux actuellement utilisés, afin de limiter leurs inconvénients (rugosité de flancs, manque de contrôle des profils, basse température...). Dans cette logique deux procédés de gravure profonde ont été envisagés, exploitant les chimies de gravure SF6/O2/HBr et SF6/O2/HBr/SiF4. L'ensemble de l'étude vise à une meilleure compréhension des mécanismes de gravure et de passivation des cavités à fort facteur de forme grâce en particulier à l'exploitation des techniques d'analyse de surface par XPS.

Ce travail de thèse s'articule autour de deux axes de recherche liés à l'étude et au développement de dispositifs micro- et nano-fluidiques à interface polarisable de type SOE (pour Semiconductor Oxide Electrolyte ). La première partie du manuscrit est consacrée à la réalisation de membranes en silicium formées d'un réseau périodique de nano-canaux (i.e. de diamètre ~ 100nm). La spécificité de nos travaux réside dans l'utilisation d'un procédé de gravure électrochimique du silicium assisté d'un pré-masquage. Les résultats de gravure électrochimique obtenus constituent à ce jour l'état de l'art en termes de formation de réseaux périodiques de pores denses. Ces structures dites submicrom étriques sont caractérisés par des densités allant de 1 jusqu'à 8pores.μm-² avec des rapports d'aspects supérieurs à 50. A partir de ces réseaux de pores, nous avons optimisé un procédé technologique de gravure de la face arrière du silicium qui nous a permis de réaliser des membranes à hautes densités de nano-canaux sur des surfaces typique de ~ 0,1mm². Ces structures qui présentent de hautes propriétés de sélectivité, de perméabilité et de surface spécifique, seront tout à fait adaptées à la réalisation de futurs transistors nano-fluidiques performants. La seconde partie du manuscrit traite de l'étude de la modulation du potentiel ξ au niveau d'interfaces SOE polarisées. Cette grandeur qui est reliée par l'intermédiaire de l'équation de Grahame à la densité de contre-ions présents dans la couche diffuse mobile, va notamment influencer les phénomènes de transport sélectifs d'espèces chargées à l'échelle du nano-canal. Dans le cadre de cette thèse, les caractérisations du potentiel ξ de nos interfaces SOE ont été réalisées par une technique de courants d'écoulement et une technique par AFM à sonde colloïdale. Les couches isolantes que nous avons utilisées (silice et alumine), ont été choisies pour garantir une influence négligeable des courants de fuite (~ 10pA.cm-²) et pour assurer une accumulation maximale de charges ioniques dans le liquide sous l'effet du potentiel appliqué (> 1mC.m-²). Cependant, aucune modulation du potentiel ξ n'a expérimentalement été mesurée quelle que soit la technique sur nos deux types de surfaces. En parallèle, nous avons développé un modèle de description théorique du comportement du potentiel ξ en solution (en fonction du pH, de la force ionique et de la polarisation), qui tient spécifiquement compte du phénomène de régulation de charges présent à la paroi de l'interface solide/liquide. Les résultats de simulations que nous présentons dans cette thèse, mettent clairement en avant le fait que nous devrions mesurer une modulation non négligeable du potentiel ξ dans nos conditions opératoires (~ 10mV). Ce désaccord entre les résultats théoriques et expérimentaux, conduit en fin du manuscrit à une discussion sur le comportement des charges ioniques déplacées du côté du liquide sous l'effet de la polarisation. Nous proposons une interprétation qui implique que la quasi- totalité de ces charges ioniques serait directement adsorbée à la paroi de l'interface solide/liquide. Cela aurait pour conséquence de ne pas modifier la densité contre-ionique de charges présente dans la couche diffuse (i.e. pas de modulation du potentiel ξ). L'ensemble des connaissances acquises durant cette thèse, ouvriront des perspectives sur le développement et la caractérisation de transistors nano-fluidiques, en vue de les intégrer dans les futurs laboratoires sur puce / This thesis focuses on two areas of research related to the study and the developmentof micro- and nano_uidic transistors with SOE interface (for Oxide SemiconductorElectrolyte).The _rst part of the manuscript deals with the fabrication of silicon membranescharacterized by periodic arrays of nano-channels (i.e. diameter close to _ 100nm).For that, we used a speci_c electrochemical etching of silicon process supported by apre-masking. The arrays of pores obtained during this work are up to date at the stateof the art for this technique in terms of pore density. These so-called sub-micrometricstructures are characterized by densities from 1 to 8pores:_m��2 with aspect ratio greaterthan 50. Then, a technological etching process of the silicon substrate's back-sidehas been optimized to produce high density nano-channels membranes with typicalsurfaces about 0; 1mm2. These structures characterized by good properties in terms ofselectivity, permeability and speci_c area will be fully adapted to the fabrication of thefuture nano_uidic transistors.The second part of the manuscript reports the study of the _-potential behavior inSOE polarisable interfaces. This parameter which is correlated by Grahame equationto the counter-ionic density present in the di_use mobile layer, can directly in_uencethe selective transport phenomena of charged species at the nano-channel scale. Duringthis thesis, _ potential characterization of SOE interfaces has been achieved bystreaming current technique and colloidal probe AFM technique. Alumina and silicainsulating layers have been speci_cally chosen to ensure a negligible in_uence of leakagecurrents (_ 10pA:cm��2) and a maximum charge density attracted or repelled in theliquid under gate voltage (> 1mC:m��2). However, no variation of _ potential has beenobserved with none of the techniques, on both materials. In parallel, we developed atheoretical model to describe _ potential behavior in solution (vs. pH, ionic strengthand polarization), which takes into account the charge regulation phenomenon close tothe solid/liquid interface. Results of simulation clearly emphase that we should observea non negligible variation of _ potential in our experimental conditions (_ 10mV ).Therefore, one can wonder about the behavior of ionic charges transfer in the electrolyteunder polarization. We propose an explanation that implies only charge adsorptionclose to the solid/liquid wall, which leads to any modi_cation of the counter-ionic densityin the di_use layer (i.e. no modulation of _ potential).All the results presented in this thesis, will open perspectives on development andcharacterization of nano_uidic transistors, in order to integrate them into future lab onchip

La gravure chimique par voie humide des matériaux est toujours utilisée dans certaines étapes spécifiques des procédés de fabrication de transistors pour la microélectronique. Cette gravure est effectuée en présence de masques de résine photosensible, qui définissent les zones à protéger de l'attaque chimique. Une des difficultés rencontrées lors de cette étape technologique est la dégradation du masque en résine et de l'interface résine/matériau à graver, qui entraine un endommagement du matériau sous-jacent. L'objectif de cette thèse est d'étudier les dégradations occasionnées lors de la gravure humide par une solution chimique de type SC1 (NH4OH/H2O2/ H2O) de la grille métallique TiN / Al / TiN d'un transistor pMOS pour les nœuds technologiques 28nm et inférieurs. Dans notre étude, l'empilement protégeant la grille métallique est constitué d'une bicouche résine photosensible à 248nm / revêtement antireflectif développable (dit dBARC). Une première partie du travail a consisté à mener une étude phénoménologique des facteurs impactant l'adhésion des polymères sur le TiN, et a mis en évidence la forte influence de l'état de surface du film de TiN avant l'étape de lithographie, et notamment son vieillissement. Une seconde partie a consisté à étudier les différentes solutions permettant une amélioration de la tenue des polymères à la gravure SC1. Il a été montré que si aucun traitement de surface du TiN ne permettait d'améliorer cette adhésion, une augmentation de la température de recuit du dBARC permettait quant à elle d'accroitre le greffage du carbone sur la couche de TiN et donc la tenue à la gravure de tout l'empilement. Enfin, une troisième étude a permis de mettre en évidence l'endommagement de la surface de TiN par diffusion du SC1 dans l'empilement dBARC / résine, et de proposer un mécanisme expliquant ce phénomène. La réalisation d'un dispositif expérimental de mesure, innovant, basé sur la spectroscopie infrarouge en mode de réflexions internes multiples (MIR) a par ailleurs permis de caractériser cette diffusion des espèces chimiques dans l'empilement polymérique et d'étudier les facteurs l'impactant. / Materials wet etching is still used in some specific steps of the transistors manufacturing process in microelectronics. This etching is performed in the presence of photoresist masks that define the areas to be protected from the chemical etchants. One of the major problems encountered during this technology step is the degradation of both photoresist patterns and the photoresist / material interface, which leads to the underlying material's damaging. The goal of this thesis is to study these degradations, during the wet etching of the TiN / Al / TiN metal gate of a pMOS transistor using a SC1 chemical solution (NH4OH/H2O2/ H2O), for sub-28 nm technology nodes. In our study, the stack that protects the metal gate is a bilayer with a 248 nm photoresist and a developable anti-reflective coating (or dBARC). The first part of our work was to lead a phenomenology study of the various parameters impacting the polymers adhesion on TiN. It showed the strong influence of the TiN surface state before lithography, especially its ageing. In a second part, we studied various solutions to improve the polymers stack adhesion during the SC1 etching. No TiN surface treatment could enhance this adhesion, but we found that increasing the dBARC bake temperature lead to an increase of carbon grafting on TiN, which thus gave a better resistance of photoresist patterns to SC1 etching. Then in a third part, we highlighted the TiN surface damaging after SC1 diffusion through the resist bilayer and proposed a mechanism explaining this phenomenon. We also developed an innovative experimental device based on infrared spectroscopy in the Multiple Internal Reflections (MIR) mode to characterize the diffusion of chemical etchants in the polymers stack, and study the various parameters that may impact it.

L’importance des pratiques de la gravure pendant la Grande Guerre en France en Belgique et en Angleterre s’explique en partie par le renouveau des techniques (taille-douce, bois, lithographie) qui s’opère au cours de la deuxième moitié du XIXe siècle et au début du XXe siècle. Durant la guerre, elle permet aux artistes de s’engager par leur art mais elle dépasse largement la production stricte d'un art de propagande. La gravure fait en effet l’objet d’un investissement nouveau et important pour figurer le conflit, y compris par des artistes qui ne l’ont que peu voire jamais pratiquée avant-guerre. Guerre et gravure semblent ainsi adhérer l’une à l’autre et s’actualisent mutuellement. Cette thèse a pour ambition de mettre en évidence les enjeux de ces pratiques de la gravure pour représenter la guerre dans ces trois pays alliés. L’étude de la représentation fragmentée et fragmentaire du conflit qu’offre cette production se présente comme un apport concret à l’histoire de la création en temps de guerre et à l’histoire culturelle de la Première Guerre mondiale. / The importance of engraving practices during the Great War in France, Belgium and England is explained in part by the revival of techniques (copper-plate, wood, stone) that occurred during the second half of the nineteenth and the early twentieth century. During the war, it allowed artists to get involved through their art, but it largely exceeded propaganda art productions. Engraving was effectively well used by artists to highlight the conflict, and even by those who had little or never practised this form of art before. War and engraving seemed to complement and update each other mutually. This thesis aims to emphasize the importance of engraving in representing the war in the three allied countries. The study of fragmented and fragmentary representation of the conflict that this production demonstrates is a concrete contribution to the history of artistic creation in times of war and to the cultural history of the First World War.

Les dictats de la course à la miniaturisation et à l'accroissement des performances suivit par les industriels de la microélectronique, se heurte aujourd'hui aux limites physiques, technologiques et économiques. Une alternative innovante pour dépasser ces inconvénients, réside en l'intégration tridimensionnelle de circuits intégrés. Cette technologie consiste à empiler verticalement différents niveaux de circuits aux fonctionnalités diverses. Elle ouvre la voie à des systèmes multifonctions ou hétérogènes, aux performances électriques bien meilleures que les circuits bidimensionnels existants. L'empilement de ces puces est réalisable par l'intermédiaire de vias traversant nommés « Though Silicon Via » (« TSV »), qui sont obtenus par la succession de différentes étapes technologiques, dont une d'entre elles consiste à réaliser par gravure plasma, des microcavités profondes à travers le silicium. Actuellement deux procédés de gravure plasma sont principalement utilisés pour la conception de « TSV », le procédé Bosch et le procédé cryogénique, avec dans les deux cas des avantages et des inconvénients différents. L'objet de cette thèse s'inscrit dans le développement d'un procédé de gravure plasma innovant et alternatif à ceux actuellement utilisés, afin de limiter leurs inconvénients (rugosité de flancs, manque de contrôle des profils, basse température…). Dans cette logique deux procédés de gravure profonde ont été envisagés, exploitant les chimies de gravure SF6/O2/HBr et SF6/O2/HBr/SiF4. L'ensemble de l'étude vise à une meilleure compréhension des mécanismes de gravure et de passivation des cavités à fort facteur de forme grâce en particulier à l'exploitation des techniques d'analyse de surface par XPS. / The dictates of miniaturization and increased performance followed by microelectronics manufacturers faces currently physical, technological and economic limitations. An innovative alternative to these problems is the three-dimensional integration of integrated circuits. This technology involves the vertical stacking of different levels of functionality on the various circuits, and thus opens the way for multifunctional or heterogeneous systems, with electrical performance that are much better than those existing in the two-dimensional circuits. The stacking of these chips is achievable through crossing vias named TSV for "Through Silicon Via", which are obtained by the succession of different technological steps,. One of these steps is the realization by plasma etching of deep silicon microcavities. Currently two plasma etch processes are mainly used for the design of TSV or other silicon structures, the Bosch Process and the Cryogenic process, in both cases with different advantages and disadvantages. The purpose of this thesis is to develop an innovative and alternative plasma etching method comparing to those currently used, to minimize their disadvantages (sidewall roughness, lack of profiles control, low temperature ...). In this logic two deep etch processes have been considered, exploiting SF6/O2/HBr and SF6/O2/HBr/SiF4 etching chemistries. All the studies focuses at better understanding of the mechanisms of etching and passivation of high aspect ratio cavities, especially through exploitation of XPS surface analysis

Réalisées au début du processus de fabrication des circuits intégrés, les tranchées d'isolation permettent d'éviter les fuites de courant latérales qui pourraient avoir lieu entre les transistors. Les tranchées sont remplies par un film d'oxyde de silicium réalisé par des procédés de dépôt chimiques en phase vapeur (aussi appelés CVD). Le remplissage des tranchées est couramment réalisé par un procédé CVD à pression sub-atmosphérique (SACVD TEOS/O3). Cependant, la capacité de remplissage de ce procédé pour les nœuds technologiques CMOS 28 nm et inférieurs est dégradée à cause de profils trop verticaux dans les tranchées. Cela induit la formation de cavités dans l'oxyde et entraine des courts-circuits. Afin de pallier ce problème, une nouvelle stratégie de remplissage en trois étapes est proposée pour la technologie CMOS 14 nm. Dans la première étape, un film mince d'oxyde est déposé dans les tranchées. Puis, dans la deuxième étape, les flancs du film sont gravés à l'aide d'un procédé de gravure innovant, basé sur un plasma délocalisé de NF3/NH3, permettant de créer une pente favorable au remplissage final réalisé au cours de la troisième étape. Le développement de cette nouvelle stratégie de remplissage s'est déroulé selon plusieurs axes. Tout d'abord, le procédé de dépôt a été caractérisé afin de sélectionner les conditions optimales pour la première étape de la stratégie. Puis, le procédé de gravure innovant a été caractérisé en détail. L'influence des paramètres de gravure a été étudiée sur pleine plaque et sur plaques avec motifs afin de comprendre les mécanismes de gravure et de changement de pente dans les tranchées. Enfin, dans un troisième temps, la stratégie de remplissage a été développée et intégrée pour la technologie CMOS 14 nm. Nous montrons ainsi qu'il est possible de contrôler le changement de pente avec les conditions de gravure et que cette stratégie permet un remplissage des tranchées d'isolation sans cavités. / Achieved at the beginning of the integrated circuits manufacturing, shallow trench isolation permits to electrically isolate transistors from each other's to avoid current leakage. Trenches are filled with silicon dioxide film deposited by chemical vapor deposition (also called CVD). Trenches gap-filling is usually performed by TEOS/O3 Sub-Atmospheric Chemical Vapor Deposition (TEOS/O3 SACVD). However, trenches gap-filling with SACVD process reveals some limitations for advanced technology nodes (mainly 28 nm & 14 nm) due to quasi-vertical trenches profile and slope sensitivity of SACVD, which can lead to voids formation in gap-filling oxide and consequently to electrical isolation failure. To solve this issue, a new three steps gap-fill strategy is proposed for the CMOS 14 nm technology node. During the first step, a thin oxide liner is deposited into trenches. Then, in the second step, film sidewalls are etched with an innovative process, based on downstream plasma of NF3/NH3, to create tapered profile favorable for final SACVD gap-fill achieved in the third step. The development of this strategy has followed three work leads. First, the deposition process has been characterized to select best conditions for the first step. Then, the innovative etching process has been widely characterized. The influence of etching parameters has been studied on blanket and patterned wafers to understand etching mechanisms and slope modification. Finally, the gap-fill strategy has been developed and integrated for the CMOS 14 nm technology node. We demonstrate that it is possible to control the slope modification by tuning etching conditions and that strategy allows a void-free trenches filling.

Au XVIIe siècle, considérée comme la "royne de toutes les vertus", la charité incarna le triomphe des œuvres salutaires face au sola fide des protestants. Elle connut alors une riche iconographie, par la mise en scène des "Sept œuvres de Miséricorde" ou sous la forme d’une tendre allégorie de la maternité bienfaisante. L’unité apparente de ces images codifiées révèle, à l’analyse, une extraordinaire richesse d’interprétation car elles furent soumises en France à différentes adaptations, équivoques ou déviations sous l’influence des nouvelles exigences spirituelles et sous la pression de la montée en puissance de l’absolutisme. Ce travail tend ainsi à offrir un regard approfondi sur la représentation du bienfait envers les pauvres au "siècle des saints". Il propose une relecture des images polysémiques de la charité qu’elles soient d’essence religieuse, politique ou purement esthétique afin de discerner les messages dont elles furent investies et les glissements signifiants ou ambigus qu’elles exprimèrent, de la spiritualité la plus pure à la sensualité la plus troublante. / During the Seventeenth Century, charity was considered as the "queen of all virtues" and as a concept embodied, the triumph of good works in opposition to the protestant’s sola fide. The iconography of this virtue proliferated as a consequence and was not only represented by the "Seven works of mercy" but also allegorized as a breastfeeding maternal figure. When analyzed, the seemingly harmonious codified images reveal to be an extraordinary source of interpretation as they were subjected to various adaptations in France. Their ambiguous deviations were encouraged by the renewal of catholic spirituality and the rise of absolute power. This thesis aims to examine the iconography of charity towards the poor during this period which has been described as the “Century of Saints”. It propose to reread these polysemic images, whether they be religious, political or purely aesthetical to discern the messages which they were invested with and to distinguish the significant and equivocal shifts they expressed, from the purest spiritual sentiment to the most disturbing eroticism.