Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2017-03-23T21:50:38Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Têmpera simulada aplicada no mapeamento tecnológico de FPGAs baseadas em LUTs.pdf: 6180241 bytes, checksum: 0999141a1ddfa162736db78d94e29dee (MD5) / Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2017-03-28T20:27:26Z (GMT) No. of bitstreams: 2 Têmpera simulada aplicada no mapeamento tecnológico de FPGAs baseadas em LUTs.pdf: 6180241 bytes, checksum: 0999141a1ddfa162736db78d94e29dee (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) / Made available in DSpace on 2017-04-05T19:12:51Z (GMT). No. of bitstreams: 2 Têmpera simulada aplicada no mapeamento tecnológico de FPGAs baseadas em LUTs.pdf: 6180241 bytes, checksum: 0999141a1ddfa162736db78d94e29dee (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2015-05-19 / Existem várias técnicas para a otimização de atributos de circuitos integrados. O foco atual dessas técnicas é a minimização da área do circuito em questão. Porém, as técnicas existentes possuem diversas etapas que precisam ser melhoradas, entre elas a etapa de Mapeamento Tecnológico (MT). O Mapeamento Tecnológico é uma etapa crucial no processo de síntese lógica, pois ele define qual conjunto de elementos lógicos serão utilizados para implementar o circuito na tecnologia alvo. Na literatura existem várias abordagens diferentes para otimização da etapa de mapeamento e atualmente as metodologias iterativas estão se popularizado. Esta dissertação propõe uma nova abordagem para o Mapeamento Tecnológico de Field Programmable Gate Arrays (FPGAs), baseada em técnicas de otimização de Inteligência Artificial (IA), mais especificamente a técnica de Têmpera Simulada. A utilização de uma técnica de IA no Mapeamento Tecnológico é uma abordagem promissora pois se diferencia fortemente das técnicas já existentes, devido aos fatores de aleatoriedade em técnicas de otimização baseados em IA. A abordagem elaborada age em uma etapa do mapeamento chamada de cobertura, criando uma solução para o circuito baseada no número de cortes-K necessários para uma cobertura total do mesmo. Cada corte-K pode ser diretamente relacionado a uma Look-Up Table(LUT) da tecnologia FPGA, permitindo assim a geração de um circuito com a lógica equivalente a requisitada. Essa abordagem foi implementada na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para o MT. Foram realizados testes em 85 benchmarks dos pacotes ISCAS85 e MCNC91, amplamente conhecidos na área e frequentemente utilizados para testes de desempenho de novas abordagens. Os testes realizados apresentaram resultados promissores, mostrando que a abordagem desenvolvida consegue encontrar soluções comparáveis em vários casos a ferramenta ABC, considerada estado-da-arte no processo de MT. Os resultados obtidos pela abordagem proposta obtiveram melhoras em aproximadamente 19% dos casos avaliados com K=4 e 26% dos casos com K=5 sobre os resultados do ABC. / Currently there are several techniques for integrated circuit’s atribute optimization. The current focus of these techniques is to minimize the area of the given circuit. These current techniques, however, have several stages that need improvement, including the Technology Mapping stage. The technology mapping is a crucial step in the logic synthesis process, because it de?nes which set of logic elements will be used to implement the circuit in the target technology. In the literature there are several different approaches to optimize the mapping stage and currently iterative methodologies are becoming popular. This dissertation proposes a new approach to Technology Mapping of Field Programmable Gate Arrays (FPGAs), based on optimization techniques using Arti?cial Intelligence (AI), more speci?cally the Simulated Annealing technique, in order to propose an alternative solution to the problem. The utilization of an AI technique in technology mapping is promissing approach because it strongly differs from existing techniques due to the randomness factors in optimization techniques based on AI. The developed approach acts on the mapping stage called coverage, creating a solution for the circuit based on the number of k-cuts needed for a complete coverage. Each k-cut can be directly related to a FPGA’s Look-Up Table (LUT), allowing the generation of a circuit equivalent to the required logic. This approach has been implemented in the FlexMap tool, which is a framework for developing Technology Mapping methods. Tests were performed in 85 benchmarks of the ISCAS85 and MCNC91 packages, widely known in the area and commonly used for performance testing of new approaches. The tests conducted in the implemented approach had promising results, showing that the developed technique can ?nd solutions comparable in several cases to the ABC tool, which is considered state-of-the-art in the Technology Mapping process. The results obtained by the proposed approach obtained improvements in approximately 19% of the evaluated benchmarks with K=4 and 26% with K=5 over ABC’s results.

Submitted by Irene Nascimento (irene.kessia@ufpe.br) on 2016-07-12T18:32:53Z No. of bitstreams: 2 license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) Tese_Final_bib.pdf: 4325542 bytes, checksum: 5cafa644d256b743ce0f06490e4d5920 (MD5) / Made available in DSpace on 2016-07-12T18:32:53Z (GMT). No. of bitstreams: 2 license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) Tese_Final_bib.pdf: 4325542 bytes, checksum: 5cafa644d256b743ce0f06490e4d5920 (MD5) Previous issue date: 2015-08-20 / Atualmente, a evolução na arquitetura dos FPGAs (Field programable gate arrays) permite que os mesmos sejam empregados em aplicações que vão desde a prototipação rápida de circuitos digitais simples a coprocessadores para computação de alto desempenho. Entretanto, a utilização eficiente dessas arquiteturas é fortemente dependente, entre outros fatores, da ferramenta de síntese empregada. O desafio das ferramentas de síntese está em converter a lógica do projetista em circuitos que utilizem de maneira efetiva a área do chip, não degradem a frequência de operação e que, sobretudo, sejam eficientes em reduzir o consumo de energia. Nesse sentido, pesquisadores e grandes fabricantes de FPGA estão, frequentemente, desenvolvendo novas ferramentas com vistas a esses objetivos, que se caracterizam por serem conflitantes. O fluxo de síntese de projetos baseados em FPGAs engloba as etapas de otimização lógica, mapeamento, agrupamento, posicionamento e roteamento. Essas fases são dependentes, de forma que, otimizações nas etapas iniciais produzem impactos positivos nas etapas posteriores. No âmbito deste trabalho de doutorado, estamos propondo uma metodologia para otimização do fluxo de síntese, especificamente, nas etapas de mapeamento e agrupamento. Classicamente, a etapa de mapeamento é realizada mediante heurísticas que determinam uma solução para o problema, mas que, não permitem a busca por soluções ótimas, ou que beneficiam um objetivo em detrimento de outros. Desta forma, estamos propondo a utilização de uma abordagem multiobjetivo baseada em algoritmo genético e de uma abordagem multiobjetivo baseada em colônia artificial de abelhas que, associadas a heurísticas específicas do problema, permitem que sejam obtidas soluções de melhor qualidade e que resultam em circuitos finais com área reduzida, ganhos na frequência de operação e com menor consumo de potência dinâmica. Além disso, propomos uma nova abordagem de agrupamento multiobjetivo que se diferencia do estado da arte, por utilizar uma técnica de predição e por considerar características dinâmicas do problema, produzindo circuitos mais eficientes e que facilitam a tarefa das etapas de posicionamento e roteamento. Toda a metodologia proposta foi integrada ao fluxo acadêmico do VTR (Verilog to routing), um projeto código aberto e colaborativo que conta com múltiplos grupos de pesquisa, conduzindo trabalhos nas áreas de desenvolvimento de arquitetura de FPGAs e de novas ferramentas de síntese. Além disso, utilizamos como benchmark, um conjunto dos 20 maiores circuitos do MCNC (Microelectronics Center of North Carolina) que são frequentemente utilizados em pesquisas da área. O resultado do emprego integrado das ferramentas frutos da metodologia proposta permite a redução de importantes aspectos pós-roteamento avaliados. Em comparação ao estado da arte, são obtidas, em média, redução na área dos circuitos de até 19%, além da redução do caminho crítico em até 10%, associada à diminuição na potência dinâmica total estimada de até 18%. Os experimentos também mostram que as metodologias de mapeamento propostas são computacionalmente mais custosas em comparação aos métodos presentes no estado da arte, podendo ser até 4,7x mais lento. Já a metodologia de agrupamento apresentou pouco ou nenhum overhead em comparação ao metodo presente no VTR. Apesar do overhead presente no mapeamento, os métodos propostos, quando integrados ao fluxo completo, podem reduzir o tempo de execução da síntese em cerca de 40%, isto é o resultado da produção de circuitos mais simples e que, consequentemente, favorecem as etapas de posicionamento e roteamento. / Nowadays, the evolution of FPGAs (Field Programmable Gate Arrays) allows them to be employed in applications from rapid prototyping of digital circuits to coprocessor of high performance computing. However, the efficient use of these architectures is heavily dependent, among other factors, on the employed synthesis tool. The synthesis tools challenge is in converting the designer logic into circuits using effectively the chip area, while, do not degrade the operating frequency and, especially, are efficient in reducing power consumption. In this sense, researchers and major FPGA manufacturers are often developing new tools to achieve those goals, which are characterized by being conflicting. The synthesis flow of projects based on FPGAs comprises the steps of logic optimization, mapping, packing, placement and routing. These steps are dependent, such that, optimizations in the early stages bring positive results in later steps. As part of this doctoral work, we propose a methodology for optimizing the synthesis flow, specifically, on the steps of mapping and grouping. Classically, the mapping step is performed by heuristics which determine a solution to the problem, but do not allow the search for optimal solutions, or that benefit a goal at the expense of others. Thus, we propose the use of a multi-objective approach based on genetic algorithm and a multi-objective approach based on artificial bee colony that, combined with problem specific heuristics, allows a better quality of solutions are obtained, yielding circuits with reduced area, operating frequency gains and lower dynamic power consumption. In addition, we propose a new multi-objective clustering approach that differs from the state-of-the-art, by using a prediction technique and by considering dynamic characteristics of the problem, producing more efficient circuits and that facilitate the tasks of placement and routing steps . The proposal methodology was integrated into the VTR (Verilog to routing) academic flow, an open source and collaborative project that has multiple research groups, conducting work in the areas of FPGA architecture development and new synthesis tools. Furthermore, we used a set of the 20 largest MCNC (Microelectronics Center of North Carolina) benchmark circuits that are often used in research area. The results of the integrated use of tools based on the proposed methodology allow the reduction of important post-routing aspects evaluated. Compared to the stateof- the-art, are achieved, on average, 19% reduction in circuit area, besides 10% reduction in critical path, associated with 18% decrease in the total dynamic estimated power. The experiments also reveal that proposed mapping methods are computationally more expensive in comparison to methods in the state-of-the-art, and may even be 4.7x slower. However, the packing methodology presented little or no overhead compared to the method in VTR. Although the present overhead mapping, the proposed methods, when integrated into the complete flow, can reduce the running time of the synthesis by approximately 40%, which is the result of more simple circuits and which, consequently, favor the steps of placement and routing.