É apresentado um amplificador de potência (PA) com controle digital da potência de saída, operando na banda S de frequência (2,2 GHz). Este PA utiliza um transformador de entrada para reduzir as flutuações dos sinais de terra. Um estágio de excitação oferece uma impedância apropriada para a fonte de entrada e ganho para o próximo estágio. O estágio de controle é usado para melhorar a eficiência do PA, composto por quatro ramos paralelos de chaves, onde os estados (ligado ou desligado) são separadamente ativados por uma palavra de controle de 4 bits. O estágio de saída implementa um amplificador classe E, usando uma topologia cascode para minimizar o estresse de tensão sobre os transistores, permitindo sua utilização sob tensão de alimentação de 3,3 V para se atingir uma potência de saída máxima em torno de 1 W, em um processo CMOS 130 nm, cuja tensão típica de alimentação é 1,2 V. O PA proposto foi projetado em uma tecnologia CMOS 130 nm para RF, ocupa uma área de 1,900 x 0,875 mm2 e os resultados das simulações em leiaute extraído obtidos demonstram uma potência de saída máxima de 28,5 dBm (707 mW), com PAE (Power- Added Efficiency) correspondente de 49,7%, para uma tensão de alimentação de 3,3 V. O controle de 4 bits permite um ajuste dentro da faixa dinâmica da potência de saída entre 13,6 a 28,5 dBm (22,9 a 707 mW), divididos em 15 passos, com o PAE variando de 9,1% a 49,7%. O PA proposto permite redução do consumo de potência quando este não está transmitindo na potência máxima. A potência consumida atinge um mínimo de 0,21Wquando a potência de saída é de 13,6 dBm (22,9 mW) e um máximo de 1,4 W quando a potência de saída é de 28,5 dBm (707 mW), o que representa 1,19 W de economia, aumentando a vida da bateria. A linearidade obtida neste circuito mostrou-se suficiente para atender os requisitos da máscara de emissão de espúrios de um padrão de comunicação com envoltória constante largamente utilizado, apresentando desempenho adequado para atender as especificações dos sistemas de comunicações modernos. / A power amplifier with digital power control useful to S-Band (2.2 GHz) applications and with an output power around 1 W is presented. It uses an input transformer to reduce ground bounce effects. A tuned driver stage provides impedance matching to the input signal source and proper gain to the next stage. A control stage is used for efficiency improvement, composed by four parallel branches where the state (on or off) is separately activated by a 4-bit input. The class-E power stage uses a cascode topology to minimize the voltage stress over the power transistors, allowing higher supply voltages. The PA was designed in a 130 nm RF CMOS process and the layout has a total area of 1.900 x 0.875 mm2, post-layout simulations resulted a peak output power of 28.5 dBm with a maximum power added efficiency (PAE) around 49.7% under 3.3 V of supply voltage. The 4-bit control allows a total output power dynamic range adjustment of 14.9 dB, divided in 15 steps, with the PAE changing from 9.1% to 49.7%. The proposed PA allows reduce the power consumption when it isn’t transmitting at the maximum output power. Where the power consumption is only 0.21 W when the PA is at the minimum output power level of 13.6 dBm (22.9 mW), which is 1.19 W smaller than the power consumption at full mode (1.4 W), increasing the battery life. The linearity in this circuit meet the emission mask requirements for a widely used communication standard with constant envelope. Post-layout simulation results indicate an overall performance adequate to fulfill the specifications of modern wireless communication systems.

Filmes finos de nitreto de silício com excesso de nitrogênio foram depositados sobre silício por sputtering reativo para obter estruturas emissoras de luz. As amostras foram modificadas por implantação iônica para verificar a influência dos dopantes arsênio (As) e boro (B) nos espectros de fotoluminescência (PL). As medidas de PL foram realizadas na faixa de temperatura entre 15-300 K e apresentaram uma emissão entre os comprimentos de onda 370-870 nm. Os dopantes introduziram uma emissão em 725 nm na banda de emissão, principalmente as dopadas com As. Foram realizadas medidas de microscopias para verificar a presença de nanoestruturas assim como a distribuição dos dopantes no material. As imagens de microscopias confirmaram a presença de nanocristais de nitreto de silício nas fases α, β e γ e identificaram a presença do dopante B nas fases cristalinas. O modelo de condução de Pool-Frenkel domina o transporte de portadores, indicando que a condução ocorre pelos níveis intrabandas, característica que definiu o modo que as recombinações radiativas ocorreram. As medidas de eletroluminescência (EL) apresentaram uma emissão centrada nos comprimentos de onda 760 e 880 nm (polarização negativa) e 1010 nm (polarização positiva) revelando diferenças significativas quando comparadas com as medidas de PL. Essa diferença esta associada à maneira como os elétrons populam os níveis intrabanda (excitação óptica para PL e elétrica para EL) que resulta em recombinações radiativas em diferentes comprimentos de ondas. A intensidade dos espectros de EL manifestou uma dependência quase linear com a densidade de corrente para ambas as polarizações. As medidas de EL em campos alternados exibiram um espectro de emissão composto pela soma das bandas obtidas separadamente em cada uma das polarizações. Medidas de EL em diferentes temperaturas (50-300 K) foram realizadas para investigar a influência da temperatura nos processos de recombinação radiativa. A intensidade exibiu uma redução com o aumento da temperatura, devido ao aumento do acoplamento elétron-fônon. / Silicon nitride with excess of nitrogen thin films were deposited on silicon substrate by reactive sputtering in order to obtain light emitting structures. Samples were modified by ion implantation of arsenic (As) and boron (B) to ascertain dopant leverage at photoluminescence (PL) spectra. PL measurements were performed at temperature ranging from 15 K up to 300 K and showed a band emission between wavelength 370 and 870 nm. An emission centered at 725 nm was observed in doped samples; especially in the presence of As. Microscope images showed crystalline structures of α-Si3N4, β-Si3N4 and γ-Si3N4 and confirmed boron dopant in nanocrystalline structures. Pool-Frenkel conduction model dominates electron transport in non-stoichiometric silicon nitride films due to intraband levels, phenomenon that has a huge contribution to electroluminescence (EL) emission. EL signals were composed by two peaks centered at 760 and 880 nm (negative bias – EL-N) and one peak at 1010 nm (positive bias – EL-P). Diffences between PL and EL spectra exhibit a clear dependence on the mode of excitation (photo and current source) on radiative recombination process. EL intensity had almost a linear increase with current density for both polarizations. EL measurements under AC voltage were composed by a superposition of the signals from EL-N and EL-P signals. Photo and electroluminescence measurements were collected at different temperatures (50 to 300 K) in order to investigate the temperature influence on the radiative recombination. The EL intensity was decreasing with temperature increasing, due to electron-phonon interactions.

Os avanços na microeletrônica contribuíram para a redução de tamanho do nó tecnológico, diminuindo a tensão de limiar e aumentando a freqüência de operação dos sistemas. Embora tenha resultado em ganhos positivos relacionados ao desempenho e ao consumo de energia dos circuitos VLSI, a miniaturização também tem um impacto negativo em termos de confiabilidade dos projetos. À medida que a tecnologia diminui, os circuitos estão se tornando mais suscetíveis a inúmeros efeitos devido à redução da robustez ao ruído externo, bem como ao aumento do grau de incerteza relacionado às muitas fontes de variabilidade. As técnicas de tolerancia a falhas geralmente são usadas para melhorar a robustez das aplicações de segurança crítica. No entanto, as implicações da redução da tecnologia interferem na eficácia de tais abordagem em fornecer a cobertura de falhas desejada. Por esse motivo, este trabalho avaliou a robustez aos efeitos de radiação de diferentes circuitos projetados na tecnologia FinFET sob efeitos de variabilidade. Para determinar as melhores opções de projeto para implementar técnicas de tolerancia a falhas, como os esquemas de Redundância de módulo triplo (TMR) e/ou duplicação com comparação (DWC), o conjunto de circuitos analisados é composto por dez diferentes topologias de porta lógica OR-exclusivo (XOR) e dois circuitos votadores maioritários (MJV). Para investigar o efeito da configuração do gate dos dispositivos FinFET, os circuitos XOR são analisados usando a configuração de double-gate (DG FinFET) e tri-gate (TG FinFET). A variabilidade ambiental, como variabilidade de temperatura e tensão, são avaliadas no conjunto de circuitos analisados. Além disso, o efeito da variabilidade de processo Work-Function Fluctuation (WFF) também é avaliado. A fim de fornecer um estudo mais preciso, o projeto do leiaute dos circuitos MJV usando 7nm FinFET PDK é avaliado pela ferramenta preditiva MUSCA SEP3 para estimar o Soft-Error Rate (SER) dos circuitos considerando as características do leiaute e as camadas de Back-End-Of-Line (BEOL) e Front-End-Of-Line (FEOL) de um nó tecnológico avançado. / Advances in microelectronics have contributed to the size reduction of the technological node, lowering the threshold voltage and increasing the operating frequency of the systems. Although it has positive outcomes related to the performance and power consumption of VLSI circuits, it does also have a strong negative impact in terms of the reliability of designs. As technology scales down, the circuits are becoming more susceptible to numerous effects due to the reduction of robustness to external noise as well as the increase of uncertainty degree related to the many sources of variability. Faulttolerant techniques are usually used to improve the robustness of safety critical applications. However, the implications of the scaling of technology have interfered against the effectiveness of fault-tolerant approaches to provide the fault coverage. For this reason, this work has evaluated the radiation robustness of different circuits designed in FinFET technology under variability effects. In order to determine the best design options to implement fault-tolerant techniques such as the Triple-Module Redundancy (TMR) and/or Duplication with Comparison (DWC) schemes, the set of analyzed circuits is composed of ten different exclusive-OR (XOR) logic gate topologies and two majority voter (MJV) circuits. To investigate the effect of gate configuration of FinFET devices, the XOR circuits is analyzed using double-gate configuration (DG FinFET) and tri-gate configuration (TG FinFET). Environmental Variability such as Temperature and Voltage Variability are evaluated in the set of analyzed circuits. Additionally, the process-related variability effect Work-Function Fluctuation (WFF) is also evaluated. In order to provide a more precise study, the layout design of the MJV circuits using a 7nm FinFET PDK is evaluated by the predictive MUSCA SEP3 tool to estimate the Soft-Error Rate (SER) of the circuits considering the layout contrainsts and Back-End-Of-Line (BEOL) and Front-End-Of-Line (FEOL) layers of an advanced technology node.

Neste trabalho foram investigadas estruturas de diodos Schottky de carbeto de silício (SiC) com potencial uso em detectores de energia de partículas carregadas. Para tanto, foram fabricados diodos Schottky de SiC do tipo Metal-Isolador-Semicondutor (MIS). Uma estrutura MIS é considerada uma vez que o SiC sempre forma em sua superfície uma fina camada de oxicarbeto de silício (SiCxOy) nativo, de difícil remoção por ataques químicos. Foi desenvolvido um modelo modificado da teoria de Emissão Termiônica (TE), de modo a levar em conta o óxido nativo e/ou finas camadas dielétricas inseridas entre metal e semicondutor nas estruturas de diodos Schottky. Foram fabricadas estruturas alumínio/dielétrico/silício para caracterização dos dielétricos utilizados. Foram depositados os dielétricos de SiO2, TiO2, HfO2 e Al2O3 entre o metal Ni e o semicondutor de SiC, variando as espessuras de 1 a 8 nm. As espessuras depositadas foram confirmadas por Elipsometria espectral e Reflectometria de raio X, anteriormente à deposição por sputtering do contato Schottky de Ni. Após a deposição e o tratamento térmico do Ni, as estruturas de diodos Schottky foram caracterizadas eletricamente por meio de medidas de Corrente-Tensão (I-V) e Capacitância-Tensão (C-V), variando a temperatura de medida. Foi observado que a presença de uma fina camada dielétrica entre metal e semicondutor aumenta artificialmente a Altura da Barreira Schottky (SBH), diminuindo a corrente reversa quando o diodo é polarizado reversamente. Por meio do modelo modificado da TE, foi calculada uma espessura variando de 0.18 – 0.20 nm para o oxicarbeto de silício presente nos diodos estudados. As SBH reais foram extraídas por meio das medidas de I-V, variando-se a temperatura. Foram obtidos os valores da SBH de 1.39, 1.32 e 1.26 V, para os dielétricos TiO2, Al2O3, HfO2 e com 1 nm de espessura nominal cada, respectivamente. Para esses, o fator de idealidade calculado ficou próximo de 1. Espessuras de dielétricos acima de 4 nm começam a apresentar características de capacitores Metal-Óxido-Semicondutor e não de diodos Schottky. Por fim, reportamos as estruturas de Ni/Al2O3/4H-SiC/Ni e Ni/HfO2/4H-SiC/Ni, com 1 nm de dielétrico depositado, para uso como detector de partículas alfa no experimento de Espectrometria de Retroespalhamento Rutherford (RBS). Ambos os detectores apresentaram corrente reversa menor que 70 nA.cm-2 e resolução em energia de 76 keV, para polarização reversa de 40 V. / In the present work, silicon carbide (SiC) Schottky diodes with potential use in energy particle detectors were investigated. Metal-Insulator-Semiconductor (MIS) SiC Schottky diodes were fabricated. The MIS structures are considered because SiC always forms a thin native silicon oxycarbide (SiCxOy) layer in its surface that is difficult to remove by chemical means. A modified Thermionic Emission theory (TE) was developed to take into account the native oxide and/or thin dielectric layers present between metal and semiconductor in Schottky diodes. Aluminum/dielectric/silicon structures were fabricated for the dielectric characterization. SiO2, TiO2, HfO2 and Al2O3 dielectrics were deposited between Ni and SiC, with thicknesses varying from 1 to 8 nm. The deposited dielectrics layers thicknesses were confirmed by Ellipsometry spectra and X ray reflectometry before deposition of Ni Schottky contacts by sputtering. After Ni deposition and annealing, the Schottky diodes were electrically characterized by Current-Voltage (I-V) and Capacitance-Voltage measurements, varying the temperature. A thin dielectric layer present between metal and semiconductor artificially augments the Schottky Barrier Height (SBH) and lowers the reverse current when the diodes are reverse biased. A 0.18 – 0.20 nm of SiCxOy layer was inferred for the diodes using the modified TE. The real SBH was extracted from the I-V measurements and presented values of 1.39, 1.32 and 1.26 V for the diodes with 1 nm of TiO2, Al2O3 and HfO2, respectively. For these, an ideality factor close to 1 was calculated. Diodes with thicker (>4 nm) dielectrics layers shows Metal-Oxide-Semiconductor capacitors behavior. Ni/Al2O3/4H-SiC/Ni and Ni/HfO2/4H-SiC/Ni structures with 1 nm of dielectric layer thickness were used in Rutherford Backscattering Spectrometry experiments. Both detectors presented reverse current lower than 70 nA.cm-2 and energy resolution of 76 keV, when applied 40 V reverse bias.

Este trabalho tem como objetivo estudar os métodos de desenvolvimento de testes de semicondutores em testadores de baixo custo e propor ferramentas que proporcionem a redução dos custos da realização destes testes. Para isto, o trabalho apresenta, em sua primeira parte, uma introdução aos testadores automáticos de semicondutores, explicando o que eles são e para que eles servem. Em seguida são apresentados os mecanismos de testes de semicondutores, tanto internos quanto externos ao circuito integrado. Logo após são mostrados três estudos de caso de circuitos integrados distintos que exemplificam a implementação dos seus respectivos testes. Na segunda parte do trabalho, são apresentados os conceitos de custo do teste de semicondutores. Com o uso destes conceitos, são feitas análises para os três estudos de caso já apresentados através de ferramentas de análise de custo do teste. / The goal of this work is to study development methods of semiconductor tests in low-cost tests and propose tools in order to provide cost reduction of these tests. In order to do so, this work presents, in its first part, an introduction to automatic test equipments, explaining what are ATEs and what is their purpose. Then it presents semiconductor testing mechanisms, both internal and external to the integrated circuit. Then three case studies are presented in separate integrated circuits that exemplify the implementation of the respective tests. In the second part, the concepts of semiconductor test costs are presented. With the use of these concepts, analysis are accomplished for the three case studies, through test cost analysis tools.

Devido às dimensões cada vez mais reduzidas dos transistores e a utilização de novos materiais com baixa condutividade térmica, o desempenho de transistores avançados é afetado pelo autoaquecimento. Dispositivos sob os efeitos de autoaquecimento sofrem um aumento da sua temperatura, fazendo com que a mobilidade seja reduzida, além de comprometer a confiabilidade e gerar atrasos de sinal, trazendo impactos na eficiência de circuitos analógicos, bem como afetando o desempenho de circuitos digitais. Apesar da relevância do fenômeno, muitos estudos não o levam em consideração devido à dificuldade de sua verificação, uma vez que os métodos utilizados para transistores avançados requerem estruturas ou equipamentos especiais, que são raramente disponíveis. Dessa forma, três novas técnicas são desenvolvidas neste trabalho com o objetivo de viabilizar o estudo do efeito utilizando estruturas convencionais e medidas em corrente contínua: (i) a condutância de saída média; (ii) o método da assinatura na eficiência do transistor; (iii) a estimativa da resistência térmica utilizando somente medidas em corrente contínua. Os dois primeiros métodos são focados em uma análise qualitativa do autoaquecimento, permitindo uma verificação preliminar eficiente da presença e relevância do efeito, enquanto o terceiro método permite a extração da resistência térmica a partir do inverso da eficiência do transistor utilizando um processo iterativo, consequentemente possibilitando a obtenção do aumento da temperatura do canal devido ao autoaquecimento, com boa precisão e maior simplicidade em relação aos métodos disponíveis na literatura (com erro máximo menor que 6% para transistores de múltiplas portas em relação ao método de medidas pulsadas). Com essas técnicas, são feitas comparações da elevação de temperatura do canal entre transistores de múltiplas portas (também chamados de FinFET ou transistores 3D) e transistores de silício sobre isolante com camada de silício e óxido enterrado extremamente finos (SOI UTBB), usando simulações tridimensionais para obter condições similares de potência. Em dispositivos com menores comprimentos de canal, os FinFETs apresentaram temperaturas cerca de 60 K acima dos UTBBs. / Due to the reduction of devices\' dimensions and the use of new materials with low thermal conductivity, self-heating affects the performances of advanced transistors. Devices under self-heating effects suffer an increase of their temperature, causing mobility reduction, besides compromising reliability and generating signal delays, bringing impacts to the efficiency of analog circuits, and affecting the performance of digital circuits. Despite the relevance of the phenomenon, many studies do not consider it, given the difficulty to assess it, since the methods used for advanced transistors require special structures or equipment, which are rarely available. Hence, three new techniques are developed in this work, with the objective of permitting the study of the effect utilizing conventional structures and direct current measurements: (i) the mean output conductance method; (ii) the signature in the transistor efficiency method; (iii) the thermal resistance estimative using only direct current measurements. The first two methods are focused on a qualitative analysis of the self-heating, allowing an efficient preliminary verification of the presence and relevance of the effect, while the last allows the extraction of the thermal resistance from the inverse of the transistor efficiency through an iterative process, consequently making it possible to obtain the temperature rise in the channel due to the self-heating with a good precision and greater simplicity when compared to other methods available in the literature (with maximum error smaller than 6% for multiple gate transistors when compared to the pulsed method). With these techniques, comparisons between multiple gate transistors (also known as FinFET or 3D transistors) and silicon-on-oxide with ultra-thin body and buried oxide (SOI UTBB) are performed, utilizing three-dimensional simulations to obtain similar power conditions. In devices with smaller channel length, FinFETs presented temperatures approximately 60 K above the UTBBs.

Este trabalho tem como objetivo o estudo, caracterização elétrica e modelagem do novo transistor desenvolvido e fabricado no Laboratório de Sistemas Integráveis (LSI) da Universidade de São Paulo (USP) chamado BE (Back Enhanced) SOI MOSFET. Trata-se de um dispositivo inovador que se destaca principalmente pela sua facilidade de fabricação (exigindo apenas processos bem conhecidos e nenhuma etapa de dopagem do semicondutor) e sua flexibilidade quanto ao modo de operação (pode atuar como um transistor MOS tipo n ou um transistor MOS tipo p, dependendo somente da polarização de substrato). Aplicando-se tensão no substrato (VGB) é possível formar um canal de elétrons (VGB>0) ou lacunas (VGB<0) na segunda interface da camada de silício, por onde a corrente entre fonte e dreno flui. Sua patente foi requerida junto ao INPI (Instituto Nacional da Propriedade Industrial) sob o número BR 10 2015 020974 6. Foram realizadas medidas elétricas e simulações numéricas para melhor compreender seu princípio de funcionamento e as características que tornam possível sua reconfigurabilidade. Duas fabricações distintas deste tipo de dispositivo foram analisadas. Além das espessuras distintas, a principal diferença entre elas é o metal utilizado nos eletrodos de fonte e dreno, sendo alumínio na primeira e níquel na segunda versão. O alumínio utilizado na primeira versão resultou em contatos Ôhmicos após o processamento térmico das lâminas, que favoreceram o funcionamento do dispositivo como transistor tipo p, devido à natureza do material utilizado. A análise em função da temperatura (de 25ºC até 125ºC) mostrou uma variação da tensão de limiar (até 1,52mV/ºC) e uma degradação da mobilidade dos portadores de carga (analisado através da transcondutância), resultando no surgimento de um ponto invariante com a temperatura, o chamado ZTC (Zero Temperature Coefficient). Já a segunda versão possui contatos Schottky, na qual foram obtidos níveis de corrente apreciáveis tanto para transistores tipo n (na ordem de nA para as condições de polarização utilizadas), quanto para transistores tipo p (na ordem de ?A). O comportamento da curva de corrente de dreno deste dispositivo apresentou uma estabilização a partir de determinado valor de tensão de porta. A partir deste ponto o BE SOI MOSFET deixa de atuar como um transistor convencional e passa a ter sua corrente de dreno proporcional a tensão de substrato. Medidas em função da temperatura nesta segunda versão permitiram comparar os resultados com os da primeira versão. Percebeu-se a ausência do ponto de ZTC, uma vez que foi observado o aumento da corrente devido à diminuição da resistência dos contatos de fonte e dreno para temperaturas mais elevadas. Por fim, a operação de um circuito inversor utilizando o BE SOI MOSFET foi implementada, mesmo quando alternando os tipos dos transistores, comprovando a flexibilidade de funcionamento dos transistores ao mudar seu tipo em função da polarização de substrato. / The aim of this work is the study, the electrical characterization and the modeling of the new transistor that was developed and fabricated in the Laboratório de Sistemas Integráveis (LSI) at University of Sao Paulo (USP). It was named BE (Back Enhanced) SOI MOSFET. This innovative device has the advantage of a simple fabrication (only well-known processes are required to build it and there is no need of any doping step) and it has a reconfigurable operation (it can act as a n-type MOS transistor or as a ptype MOS transistor depending only on substrate bias). The substrate voltage (VGB) is responsible for the formation of an electron (VGB>0) or a hole (VGB<0) channel at the back interface of the silicon, where the drain current flows. The patent for it was required at the National Industrial Property Institute under the number BR 10 2015 020974 6. Electrical measurements and numerical simulations were performed to better understand its functioning principle and the characteristics that enable its reconfigurability. Two different fabrication splits were analyzed. Beside their thicknesses, the main difference between them is the drain and source metal electrode (aluminum in the first split and nickel in the second one). The one with aluminum electrodes resulted in Ohmic contacts after thermal processing, that favored the formation on the p-type transistor because of the nature of the used element. It was observed a variation of the threshold voltage (up to 1.52mV/ºC) and a mobility degradation (seen through the transconductance behavior) as a function of the temperature (from 25ºC to 125ºC), resulting in a zero-temperature coefficient (ZTC) bias point in this device. In this bias condition point, the drain current is almost constant as a function of the temperature, which is a good characteristic especially for analog circuits. The second split has Schottky drain and source contacts, in which appreciable current levels were obtained for both n-type transistors (order of magnitude of nA in the measured bias conditions) and p-type transistors (order of magnitude of ?A). The drain current of this device showed a particular behavior where the drain current stabilizes from a certain gate voltage. In this condition, the BE SOI MOSFET does not act as a conventional transistor anymore and its current is proportional to the substrate bias. Measurements as a function of the temperature were performed in the device too. It was observed an increase of the drain current, differently from the first split, due to the reduction of the source and drain contacts resistances as a function of the temperature. This resulted in the absence of the ZTC point. Finally, the operation of an inverter circuit using BE SOI MOSFET transistors was implemented, even if the type of the transistors were switched. This result shows the flexibility of operation of the transistor, in other words, it is possible to change its type as a function of the substrate bias.

O presente trabalho foi realizado com o objetivo de contribuir para o desenvolvimento tecnológico de sensores eletroquímicos utilizados na detecção de íons, especificamente, de íons de hidrogênio (H+). Na primeira parte do trabalho é descrito e discutido o estado da arte de sensores eletroquímicos de H+, principalmente de dispositivos sensíveis a íons do tipo ISFET (Transistor de Efeito de Campo Sensível a Íons). O foco principal do presente trabalho foi na proposta de fabricação e caracterização funcional de um eletrodo modificado com moléculas de azul de metileno baseado na tecnologia de silício poroso. Os resultados obtidos neste trabalho mostraram que filmes de silício macroporoso modificados com azul de metileno atuam como eletrodos de trabalho com elevada taxa de transferência de elétrons, permitindo sua aplicação em dispositivos sensores eletroquímicos associado à técnica de voltametria cíclica. Os resultados observados nos voltamogramas deste eletrodo mostraram elevada sensibilidade a mudanças de pH da solução, parâmetro associado à concentração de íons de H+. A resposta do sensor foi monitorada pela intensidade de corrente de pico e posição do potencial de pico da reação redox das moléculas de azul de metileno do eletrodo macroporoso modificado. Os eletrodos modificados com azul de metileno em filmes de silício microporoso mostraram uma elevada resistência elétrica, impossibilitando sua aplicação como sensores utilizando-se a técnica de voltametria cíclica. No entanto, devido a sua elevada superfície especifica (600 m2/cm3), estes eletrodos foram aplicados na detecção de íons através da técnica de impedância eletroquímica. Os resultados obtidos com os eletrodos de silício poroso modificado com azul de metileno abrem grandes perspectivas de aplicação em biossensores e Chips de DNA. / This work was done focused on contributing to the technologic development of electrochemical sensors employed in ions detection, specifically, hydrogen ions (H+). At the first part of the work, the H+ electrochemical sensors review is showed and discussed; mainly of the ion sensitive devices know as ISFET device (Ion Sensitive Field Effect Transistor). The work was focused in the purpose of fabrication and functional characterization of a modified electrode with methylene blue molecules based on porous silicon technology. The results obtained with this work showed that macroporous silicon films modified with methylene blue act as work electrodes with high electron transference rate, allowing their application in electrochemical sensor devices using cyclic voltammetry technique. The cyclic voltammetry experimental results of this electrode showed high sensibility to pH changes of the solution, parameter related to the H+ ion concentration. The sensor response was monitored by the intensity of peak current and peak potential position of the redox reaction of methylene blue molecules on modified porous silicon electrode. The modified electrodes with methylene blue on microporous silicon films showed a high electric resistance, making impossible their application as sensors employing the cyclic voltammetry technique. However, due to their high specific surface (600 m2/cm3), these electrodes were applied to ion detection through the electrochemical impedance technique. The results achieved with the porous silicon electrodes modified with methylene blue open great perspectives of application in biosensors and DNA Chips.

Este trabalho propõe e avalia um novo algoritmo para o posicionamento de células de circuitos que utilizam a metodologia de projeto TRANCA. O algoritmo proposto realiza o posicionamento por particionamento, em n-blocos, baseado no conceito de balanceamento de redes, realizando um pré-roteamento global. A maioria dos algoritmos de posicionamento por particionamento são baseados na heurística de Kernighan-Lin[KER 70] e Fidducia-Mattheyses[FID 82] com migração de grupos. Estes algoritmos utilizam uma função de corte mínimo para diminuir o cruzamento de redes entre as duas partições, produzindo regiões saturadas. Sendo assim, o conceito de balanceamento de redes significa a busca de um equilíbrio no comprimento das conexões para evitar a criação de regiões saturadas, diminuindo o tempo computacional e facilitando a etapa de roteamento. Apresenta-se uma visão geral de síntese automática. Descreve-se os estilos de projeto mais utilizados, define-se e analisa-se o problema de particionamento e posicionamento de células. As principais características da metodologia TRANCA são apresentadas. Resume-se as principais características das ferramentas de síntese TRANCA, destacando-se as etapas de particionamento e posicionamento de cada uma, visando o aproveitamento destas características positivas. Com o propósito de fundamentar os conceitos usados para o desenvolvimento do algoritmo, apresenta-se os métodos de posicionamento mais relevantes, dando destaque aqueles baseados em particionamento. Descreve-se algumas das heurísticas existentes. Os conceitos utilizados para o desenvolvimento do algoritmo são então descritos. O algoritmo consiste basicamente da distribuição das conexões, utilizando um mapa de congestionamento do circuito, o que caracteriza um pré-roteamento global. O mapa de congestionamento é montado sobre as partições geradas no circuito. Além do mapa de congestionamento, a descrição dos caminhos das redes é realizada sobre um modelo definido para controlar o cruzamento de redes. Apos a definição dos conceitos, o ambiente criado para o algoritmo é apresentado. Com o objetivo de validar os conceitos estudados e aqueles propostos, implementou-se um protótipo, chamado TRAPP(TRAnsparent Placement by Partitioning), e um visualizador de posicionamento chamado CIPPATO. Finalmente, alguns resultados do protótipo desenvolvido e uma avaliação sobre o comportamento dente protótipo são apresentados. Propõe também implementações alternativas e direções para trabalhos futuros. / This work proposes and evaluates a new algorithm for cells' placement, for use on TRANCA[REI 87] layouts. The algorithm proposed makes a placement by partitioning using multiple steps, based on the concept of net balancing, in order to make a global prerouting. Most partitioning algorithms are based on the Kernighan-Lin[KER 70] and Fidducia-Mattheyses[FID 82] heuristics with migration groups. These algorithms use a mincut heuristic to decrease the crossing nets between the two blocks, producing saturated regions. Therefore, the nets balancing concept means to search for a balance in the connections size to avoid satured regions, decreasing a computation time and to increase the routing performance. The global vision of automatic synthesis is shown. The main design styles are described and the placement and partitioning problems are analysed. The main features of TRANCA methodology are shown. A summary about the TRANCA synthesis tools is presented, emphasizing the partitioning and placement step in each one. This main features are evaluated. The basic ideas that suported the development of the algorithm are described. The algorithm provides a connection distribuition, using a congestion map of the circuit that describes a global pre-routing. The congestion map is generated based on the circuit partitioning. In addition (to the congestion map), the net paths are defined to control the crossing nets. After the definition of the concepts, the environment created for the algorithm is showed. The most important placement methods are studied and presented in order to provide a general picture of the problem. Among them, specifc attention is given to those based an partitioning. Some particular heuristics are detailed. A prototype system called TRAPP( TRAnsparent Placement by Partitioning) was developed to evaluate this approach. It is completed by a placement viewer, CIPPATO. Finally, some results and conclusions are presented. New implementations and directions for further works are proposed too.

A comunicação entre circuitos integrados tem evoluído em desempenho e confiabilidade ao longo dos anos. Inicialmente os projetos utilizavam barramentos paralelos, onde existe a necessidade de uma grande quantidade de vias, utilizando muitos pinos de entrada e saída dos circuitos integrados resultando também em uma grande suscetibilidade a interferências eletromagnéticas (EMI) e descargas eletrostáticas (ESD). Na sequência, ficou claro que o modelo de barramento serial possuía ampla vantagem em relação ao predecessor, uma vez que este utiliza um menor número de vias, facilitando o processo de leiaute de placas, facilitando também a integridade de sinais possibilitando velocidades muito maiores apesar do menor número de vias. Este trabalho faz uma comparação entre os principais protocolos seriais de baixa e média velocidade. Nessa pesquisa, foram salientadas as características positivas e negativas de cada protocolo, e como resultado o enquadramento de cada um dos protocolos em um segmento de atuação mais apropriado. O objetivo deste trabalho é utilizar o resultado da análise comparativa dos protocolos seriais para propor um aparato de hardware capaz de suprir uma deficiência encontrada no protocolo serial I2C, amplamente utilizado na indústria, mas que possui restrições quando a aplicação necessita alta confiabilidade. O aparato, aqui chamado de Monitor de Barramento I2C, é capaz de verificar a integridade de dados, sinalizar métricas sobre a qualidade das comunicações, detectar falhas transitórias e erros permanentes no barramento e agir sobre os dispositivos conectados ao barramento para a recuperação de tais erros, evitando falhas. Foi desenvolvido um mecanismo de injeção de falhas para simular as falhas em dispositivos conectados ao barramento e, portanto, verificar a resposta do monitor. Resultados no PSoC5, da empresa Cypress, mostram que a solução proposta tem um baixo custo em termos de área e nenhum impacto no desempenho das comunicações. / The communication between integrated circuits has evolved in performance and reliability over the years. Initially projects used parallel buses, where there is a need for a large amount of wires, consuming many input and output pins of the integrated circuits resulting in a great susceptibility to electromagnetic interference (EMI) and electrostatic discharge (ESD). As a result, it became clear that the serial bus model had large advantage over predecessor, since it uses a smaller number of lanes, making the PCB layout process easier, which also facilitates the signal integrity allowing higher speeds despite fewer pathways. This work makes a comparison between the main low and medium speed serial protocols. The research has emphasized the positive and negative characteristics of each protocol, and as a result the framework of each of the protocols in a more appropriate market segment. The objective of this work is to use the results of comparative analysis of serial protocols to propose a hardware apparatus capable of filling a gap found in the I2C protocol, widely used in industry, but with limitations when the application requires high reliability. The apparatus, here called I2C Bus Monitor, is able to perform data integrity verification activities, to signalize metrics about the quality of communications, to detect transient faults and permanent errors on the bus and to act on the devices connected to the bus for the recovery of such errors avoiding failures. It was developed a fault injection mechanism to simulate faults in the devices connected to the bus and thus verify the monitor response. Results in the APSoC5 from Cypress show that the proposed solution has an extremely low cost overhead in terms of area and no performance impact in the communication.