Este trabalho tem como objetivo principal apresentar o estudo comparativo de diversas arquiteturas para a implementação de partes de controle de sistemas digitais, propondo um método de concepção orientado para a etapa de síntese no domínio estrutural. E apresentada uma descrição geral dos sistemas digitais que aborda os seguintes aspectos: a classificação, as formas de implementação, as metodologias de projeto e o use de níveis de interpretação. As arquiteturas de controladores são desenvolvidas através de diversos componentes combinacionais, associados a elementos de memorização, que permitem a realização de maquinas de estados finitos. 0 conhecimento das características destes componentes digitais, bem como das ferramentas que os geram de forma automática, pode levar a escolha da arquitetura de controle que melhor se adéqua a implementação do circuito integrado. A divisão de um circuito em unidade controladora e unidade operativa é uma decisão do projetista. Esta escolha pode ser orientada de acordo com certos parâmetros, geralmente ligados a complexidade dos sistemas. A classificação quanto a complexidade, tamanho da palavra de instrução, número de comandos que irão atuar na parte operativa, entre outros parâmetros, permite agrupar os algoritmos em conjuntos. Os algoritmos pertencentes a um determinado conjunto, utilizando a mesma arquitetura para a implementação da unidade de controle, apresentarão resultados semelhantes em termos de área, desempenho elétrico, flexibilidade, etc., se forem implementados pelo mesmo sistema de PAC. De forma que torna-se possível selecionar arquiteturas que se adequem melhor para realizar os circuitos que apresentam características comuns. Diversas propostas de arquiteturas para a implementação de unidades de controle são apresentadas, citando os pontos positivos e negativos de cada implementação. Dois circuitos digitais, no caso microprocessadores, são utilizados, como exemplo, para ilustrar a realização destas arquiteturas. A comparação entre as arquiteturas deve ser efetuada através de ferramentas que permitam avaliar os métodos de implementação e, também, verificar a correção dos circuitos implementados. Para os exemplos utilizou-se SHC (Simulador para HDC) com esta finalidade. O SHC é um simulador que tem como entrada uma linguagem de descrição de hardware HDC, e que permite a simulação de diversas arquiteturas, a partir de descrições tão próximas da implementação física dos circuitos quanto necessário (dentro dos níveis de descrição permitidos pela linguagem HDC). / The main subject of this work is the comparative study of several architectures for control unit implementation. Meanwhile a structural domain synthesis strategy is proposed. A general description of digital systems is presented, which focuses the followings aspects: classification, implementation, design methodologies and the use of interpretation levels. Controllers' architectures are developed with several combinatorial components, associated to memory elements, which realize a finite state machine. The knowledge of digital circuits characteristics, as well as the automatic generation tools available, can help to choose the best control architecture iJ use in integrated circuits implementation. Control unit and execution unit circuits division is a designer's decision. This choice can be oriented according to some parameters, usually related to systems' complexity. Algorithms can be classified by their complexity, length of instruction word, number of commands that will act in the execution unit and other parameters. This classification allows to group algorithms in sets. When some implementation of control unit architecture is selected, any algorithm of a given set will present similar results in terms of area, performance, flexibility and so on. Then it becomes possible to select architectures that are more suited to implement circuits showing common characteristics. Several architectures for control unit implementation are presented, demonstrating advantages and drawbacks of each one. Two digital circuits are used (in this case microprocessors) as examples, illustrating these architectures implementation. The comparison between architectures has to be done with tools that allow the evaluation of each implementation method and circuit verification. Each example was simulated by SHC (HDC Simulator). SHC is a simulator which has, as an input, the HDC hardware description language. This simulator allows architecture simulation by descriptions as close to physical circuit implementation as needed (inside the available HDC description levels).

O Projeto T&D-Bench (Teaching and Design Workbench) tern como objetivo fornecer um ambiente didático para fins de avaliação de desempenho de processadores utilizando modelagem e simulação interativas visuais. A aplicação dos conceitos de orientação a objetos (abstração, encapsulamento, herança e polimorfismo) em modelagem de hardware vem sendo amplamente discutida na literatura. Entre os benefícios que este paradigma traz para os modelos de hardware pode-se citar: maior responsabilidade dos modelos, melhor documentação e facilidade de manutenção. O ambiente SIMOO é composto por uma biblioteca de classes e por uma ferramenta gráfica (MET - Model Edition Tool). Este ambiente, utilizado como plataforma para o desenvolvimento deste trabalho, é um ambiente genérico para modelagem e simulação de sistema discretos no qual os modelos sAo construídos de maneira hierárquica e utilizam os conceitos de orientação a objetos como metodologia de projeto e implementação. Este trabalho é a primeira etapa de desenvolvimento do projeto T&D-Bench e iniciou com a modelagem dos processadores Intel 8051 e DLX. Com isso foi possível identificar componentes de arquitetura de processadores que pudessem ser generalizados. As classes genéricas, juntamente com um conjunto de classes para visualização e interação implementadas especialmente para atender as necessidades iniciais do projeto T&D-Bench, foram utilizadas para refazer os modelos dos processadores citados anteriormente e para servir como base para a modelagem do processador PowerPC. Com isso, pode-se fazer uma analise sobre a utilização do paradigma de orientação a objetos em modelagem de processadores e sobre a utilização do ambiente SIMOO para modelagem de hardware. Este trabalho também ajudou na validação do ambiente SIMOO. / The goal of the T&D-Bench (Teaching and Design Workbench) project is to supply a didactic environment for evaluating the performance of processors by using visual interactive modelling and simulation. The application of object-orientation concepts (abstraction, encapsulation, inheritance and polymorphism) in hardware design is being discussed thoroughly in the literature. Among the benefits that this paradigm brings to the hardware modeling we can mention: greater model reusability, better documentation and easier maintenance. The SIMOO environment is composed by a library of classes and a graphic tool (MET - Model Edition Tool). This environment, used as platform for the development of this work, is a generic environment for design and simulation of discrete systems, in which the models are built in a hierarchical way and use the object-orientation concepts as project and implementation methodology. This work is the first stage of development of the T&D-Bench project and began with the design of the Intel 8051 and DLX processor models. This made possible to identify components of processor architectures that could be generalized. The generic classes, together with a set of classes for visualization and interaction specially implemented to assist T&D-Bench's initial needs, were used to redesign the models of the previously mentioned processors and to serve as a base for the design of the PowerPC processor model. With that, it was possible to analyze the use of the object-orientation paradigm in designing processors and the use of the SIMOO environment for hardware design. This work also helped in the validation of the SIMOO environment.

As redes-em-chip (NoCs) surgiram como uma alternativa aos atuais problemas de interconexão decorrentes da redução da escala de tecnologia de fabricação de circuitos integrados. O desenvolvimento de transistores com nanômetros de largura tem permitido a inserção de sistemas altamente complexos em uma única pastilha de silício. Dessa forma, os SoCs (Systems-on-Chip) passaram a constituir inúmeros elementos de processamentos (EPs) e as NoCs têm se apresentado como uma opção eficiente no provimento da interconexão dos mesmos, permitindo maior escalabilidade e paralelismo ao sistema. No entanto, esta conexão não é realizada de forma direta. Todo sistema conectado por uma NoC necessita de interfaces de rede (NIs) para intermediar a conexão dos elementos de processamento aos roteadores da rede. O objetivo desse trabalho é apresentar soluções arquiteturais de interfaces de rede para NoCs que atendam diferentes aplicações de forma genérica. Neste trabalho foram desenvolvidas interfaces de redes reutilizáveis e parametrizáveis, e para atender a estas características, as interfaces de rede possibilitam a configuração de diversos parâmetros arquiteturais, como largura da palavra de dados dos EPs, profundidade das FIFOs das interfaces, profundidade das FIFOs da NoC e largura de dados da rede, possibilitando prover a interconexão de qualquer aplicação com um mínimo de reprojeto. As interfaces de rede, juntamente com a NoC, são responsáveis pelo desempenho da comunicação da aplicação e, para isso, o projeto de uma NI deve ser capaz de atender aos requisitos do sistema, por isso, a importância de se obter um projeto de NIs flexível. Para validar as arquiteturas das NIs desenvolvidas, os módulos do decodificador de vídeo no contexto do padrão H.264 foram conectados à NoC através das interfaces projetadas. A partir dessa implementação, puderam-se levantar diversas necessidades que devem ser atendidas pelas NIs. Por fim, foram analisados os resultados de síntese das NIs para diferentes configurações. Também foram verificados os resultados de síntese e desempenho do decodificador de vídeo H.264 conectado pelas NIs à NoC. Com relação aos resultados de síntese em FPGA, a implementação do decodificador de vídeo com NoC e NIs não apresentou um grande aumento em área quando comparada a implementação com conexão ponto-a-ponto. Além disso, para diferentes configurações das NIs, a NoC pode ser utilizada atendendo aos requisitos de desempenho exigidos pela aplicação, sem a necessidade de operar na sua máxima taxa de operação para a resolução QCIF. / Networks-on-Chip (NoCs) have emerged as an alternative to the current interconnection problems arising from the scaling technology for manufacturing integrated circuits. The development of transistors with nanometer-wide has enabled the integration of highly complex systems on a single silicon wafer. Thus, SoCs (Systemson- Chip) have integrated numerous processing elements (EPs) and NoCs have been presented as an effective option in providing the interconnection of these elements, allowing scalability and parallelism to the system. However, this connection is not done directly. Every system connected by NoC needs network interfaces to intermediate the connection of processing elements to network routers. The goal of this thesis is to present architectural solutions for network interfaces for applications in general. In this work we developed a generic, reusable and configurable network interface. The proposed network interface enables the configuration of several architectural parameters, such as data width of the packets, FIFOs depth of the interfaces, FIFO depth and data width of the NoC, and thus, being able to provide the interconnection of any application with a minimal redesign. Network interfaces, together with the NoC, are responsible for application performance and, therefore, the design of an NI should be able to support the system requirements. To validate the architecture of developed NI, the modules of H.264 decoder were connected to NoC through designed interface. From this implementation, one could raise several needs that must be supported by the NIs. Finally, we analyzed the results of synthesis of the NIs for different configurations. It was also analyzed the results of synthesis and performance of H.264 video decoder connected by NIs to NoC. According to results for FPGA synthesis, the implementation of video decoder with NoC and NIs did not show a large increase in area when compared with the implementation of peer-to-peer. Moreover, for different configurations, the NoC can be used according to time requisitions required by the application, without the need to operate at its maximum operation frequency for QCIF resolution.

Made available in DSpace on 2014-06-11T19:22:35Z (GMT). No. of bitstreams: 0 Previous issue date: 2007-08-31Bitstream added on 2014-06-13T20:29:09Z : No. of bitstreams: 1 lima_val_me_ilha.pdf: 399126 bytes, checksum: 5597e5f619ca9aa5e433432ef064a3bf (MD5) / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / O objetivo deste trabalho é o desenvolvimento de uma arquitetura reconfigurável estaticamente, de um elemento de processamento (MPH) para o ambiente de simulação de circuitos ABACUS. Este elemento de processamento consiste de um conjunto de unidades funcionais que podem ser relacionadas por meio de algumas palavras de controle armazenadas na ROM, e cuja interconexão pode ser alterada para que o hardware de processamento se adapte ao modelo do elemento de circuito a ser simulado. O projeto foi descrito em linguagem VHDL e simulado com o auxílio do software QUARTUS II. / The aim of this work is the development of a statically reconfigurable architecture, of a processing element (MPH) for the ABACUS circuit simulation environment. This processing element consists of a set of functional units that can be related by means of some control words stored in the ROM, and whose interconnection can be modified so that the processing hardware be adapted to the model of the circuit element to be simulated. The project was described in VHDL, and simulated with the aid of Quartus II software.

Made available in DSpace on 2014-06-11T19:29:39Z (GMT). No. of bitstreams: 0 Previous issue date: 2009-08-21Bitstream added on 2014-06-13T20:19:44Z : No. of bitstreams: 1 costaneto_a_me_sjrp.pdf: 316929 bytes, checksum: 812a1d9aaa7c2c0a64b9a5ae34eed517 (MD5) / O ensino é de vital importância para a evolução de uma sociedade. Metodologias e ferramentas de ensino visam otimizar e facilitar o aprendizado de forma que o processo de aprendizagem seja eficiente. Descreve-se nesta dissertação um ambiente de apoio ao ensino – chamado Classroom – com ênfase na Teoria das Inteligências Múltiplas cujo objetivo é fornecer ferramentas e guias para a criação de aulas virtuais, facilitando a composição e exposição de complementos para aulas presenciais. Além do ambiente e suas ferramentas, descreve-se também os raciocínios que nortearam a criação de um curso complementar de Sistemas Digitais para demonstração do uso do ambiente, tanto pelo professor que o criou quanto pelos alunos que o estudaram e avaliaram. Em seguida, são relatadas as formas de avaliação do ambiente, bem como os resultados obtidos. Por fim, conclui-se a dissertação com indicações dos pontos positivos que foram identificados com os resultados das avaliações e de melhorias que podem ser realizadas em extensões do ambiente Classroom. / Teaching has a vital importance to the evolution of a society. Teaching methodologies and tools aim to optimize and facilitate the learning process so that it becomes more efficient. This dissertation describes a teaching support environment – named Classroom – based on the Theory of Multiple Intelligences whose goal is to provide tools and guides to the creation of virtual classes, facilitating the composition of and exposure to material complimentary to that presented in attendance classes. Besides the environment and its tools, it is also described the reasoning behind the creation of a complementary Digital Systems course to demonstrate the use of the environment by the professor and the students that tested it. Afterwards, the process to evaluate the environment is presented, as well as the obtained results. In the end, the dissertation is concluded with indication of the positive and negative points that were identified by analyses of the evaluations results. Improvements are also proposed so that the Classroom environment may be extended.

A diminuição no tamanho dos transistores vem aumentando cada vez mais o número de funções que os dispositivos eletrônicos podem realizar. Apesar da diminuição do tamanho mínimo dos transistores, a velocidade máxima dos circuitos não consegue seguir a mesma taxa de aumento. Um dos grandes culpados apontados pelos pesquisadores são as interconexões entre os transistores e também entre os componentes. O aumento no número de interconexões dos circuitos traz consigo um significativo aumento do cosumo de energia, aumento do atraso de propagação dos sinais, além de um aumento da complexidade e custo do projeto dos circuitos integrados. Como uma possível solução a este problema é proposta a utilização de lógica multivalorada, mais especificamente, a lógica quaternária. Os dispositivos FPGAs são caracterizados principalmente pela grande flexibilidade que oferecem aos projetistas de sistemas digitais. Entretanto, com o avanço nas tecnologias de fabricação de circuitos integrados e diminuição das dimensões de fabricação, os problemas relacionados ao grande número de interconexões são uma preocupação para as próximas tecnologias de FPGAs. As tecnologias menores que 90nm possuem um grande aumento na taxa de erros dos circuitos, na lógica combinacional e sequencial. Apesar de algumas potenciais soluções começara a ser investigadas pela comunidade, a busca por circuitos tolerantes a erros induzidos por radiação, sem penalidades no desempenho, área ou potência, ainda é um assunto de pesquisa em aberto. Este trabalho propõe o uso de circuitos quaternários com modificações para tolerar falhas provenientes de eventos transientes. Como principal contribuição deste trabalho destaca-se o desenvolvimento de uma CLB (do inglês Configurable Logic Block) quaternária capaz de suportar eventos transientes e, na possibilidade de um erro, evitá-lo ou corrigi-lo. / The decrease in transistor size is increasing the number of functions that can be performed by the electronic devices. Despite this reduction in the transistors minimum size, the circuit’s speed does not follow the same rate. One of the major reasons pointed out by researchers are the interconnections between the transistors and between the components. The increase in the number of circuit interconnections brings a significant increase in energy consumption, propagation delay of signals, and an increase in the complexity and cost of new technologies IC designs. As a possible solution to this problem the use of multivalued logic is being proposed, more specifically, the quaternary logic. FPGA devices are characterized mainly by offering greater flexibility to designers of digital systems. However, with the advance in IC manufacturing technologies and the reduced size of the minimum fabricated dimensions, the problems related to the large number of interconnections are a concern for future technologies of FPGAs. The sub 90nm technologies have a large increase in the error rate of its functions for the combinational and sequential logic. Although potential solutions are being investigated by the community, the search for circuits tolerant to radiation induced errors, without performance, area, or power penalties, is still an open research issue. This work proposes the use of quaternary circuits with modifications to tolerate faults from transient events. The main contribution of this work is the development of a quaternary CLB (Configurable Logic Block) able to withstand transient events and the occurrence of soft errors.

Este trabalho tem como objetivo principal apresentar o estudo comparativo de diversas arquiteturas para a implementação de partes de controle de sistemas digitais, propondo um método de concepção orientado para a etapa de síntese no domínio estrutural. E apresentada uma descrição geral dos sistemas digitais que aborda os seguintes aspectos: a classificação, as formas de implementação, as metodologias de projeto e o use de níveis de interpretação. As arquiteturas de controladores são desenvolvidas através de diversos componentes combinacionais, associados a elementos de memorização, que permitem a realização de maquinas de estados finitos. 0 conhecimento das características destes componentes digitais, bem como das ferramentas que os geram de forma automática, pode levar a escolha da arquitetura de controle que melhor se adéqua a implementação do circuito integrado. A divisão de um circuito em unidade controladora e unidade operativa é uma decisão do projetista. Esta escolha pode ser orientada de acordo com certos parâmetros, geralmente ligados a complexidade dos sistemas. A classificação quanto a complexidade, tamanho da palavra de instrução, número de comandos que irão atuar na parte operativa, entre outros parâmetros, permite agrupar os algoritmos em conjuntos. Os algoritmos pertencentes a um determinado conjunto, utilizando a mesma arquitetura para a implementação da unidade de controle, apresentarão resultados semelhantes em termos de área, desempenho elétrico, flexibilidade, etc., se forem implementados pelo mesmo sistema de PAC. De forma que torna-se possível selecionar arquiteturas que se adequem melhor para realizar os circuitos que apresentam características comuns. Diversas propostas de arquiteturas para a implementação de unidades de controle são apresentadas, citando os pontos positivos e negativos de cada implementação. Dois circuitos digitais, no caso microprocessadores, são utilizados, como exemplo, para ilustrar a realização destas arquiteturas. A comparação entre as arquiteturas deve ser efetuada através de ferramentas que permitam avaliar os métodos de implementação e, também, verificar a correção dos circuitos implementados. Para os exemplos utilizou-se SHC (Simulador para HDC) com esta finalidade. O SHC é um simulador que tem como entrada uma linguagem de descrição de hardware HDC, e que permite a simulação de diversas arquiteturas, a partir de descrições tão próximas da implementação física dos circuitos quanto necessário (dentro dos níveis de descrição permitidos pela linguagem HDC). / The main subject of this work is the comparative study of several architectures for control unit implementation. Meanwhile a structural domain synthesis strategy is proposed. A general description of digital systems is presented, which focuses the followings aspects: classification, implementation, design methodologies and the use of interpretation levels. Controllers' architectures are developed with several combinatorial components, associated to memory elements, which realize a finite state machine. The knowledge of digital circuits characteristics, as well as the automatic generation tools available, can help to choose the best control architecture iJ use in integrated circuits implementation. Control unit and execution unit circuits division is a designer's decision. This choice can be oriented according to some parameters, usually related to systems' complexity. Algorithms can be classified by their complexity, length of instruction word, number of commands that will act in the execution unit and other parameters. This classification allows to group algorithms in sets. When some implementation of control unit architecture is selected, any algorithm of a given set will present similar results in terms of area, performance, flexibility and so on. Then it becomes possible to select architectures that are more suited to implement circuits showing common characteristics. Several architectures for control unit implementation are presented, demonstrating advantages and drawbacks of each one. Two digital circuits are used (in this case microprocessors) as examples, illustrating these architectures implementation. The comparison between architectures has to be done with tools that allow the evaluation of each implementation method and circuit verification. Each example was simulated by SHC (HDC Simulator). SHC is a simulator which has, as an input, the HDC hardware description language. This simulator allows architecture simulation by descriptions as close to physical circuit implementation as needed (inside the available HDC description levels).

O Projeto T&D-Bench (Teaching and Design Workbench) tern como objetivo fornecer um ambiente didático para fins de avaliação de desempenho de processadores utilizando modelagem e simulação interativas visuais. A aplicação dos conceitos de orientação a objetos (abstração, encapsulamento, herança e polimorfismo) em modelagem de hardware vem sendo amplamente discutida na literatura. Entre os benefícios que este paradigma traz para os modelos de hardware pode-se citar: maior responsabilidade dos modelos, melhor documentação e facilidade de manutenção. O ambiente SIMOO é composto por uma biblioteca de classes e por uma ferramenta gráfica (MET - Model Edition Tool). Este ambiente, utilizado como plataforma para o desenvolvimento deste trabalho, é um ambiente genérico para modelagem e simulação de sistema discretos no qual os modelos sAo construídos de maneira hierárquica e utilizam os conceitos de orientação a objetos como metodologia de projeto e implementação. Este trabalho é a primeira etapa de desenvolvimento do projeto T&D-Bench e iniciou com a modelagem dos processadores Intel 8051 e DLX. Com isso foi possível identificar componentes de arquitetura de processadores que pudessem ser generalizados. As classes genéricas, juntamente com um conjunto de classes para visualização e interação implementadas especialmente para atender as necessidades iniciais do projeto T&D-Bench, foram utilizadas para refazer os modelos dos processadores citados anteriormente e para servir como base para a modelagem do processador PowerPC. Com isso, pode-se fazer uma analise sobre a utilização do paradigma de orientação a objetos em modelagem de processadores e sobre a utilização do ambiente SIMOO para modelagem de hardware. Este trabalho também ajudou na validação do ambiente SIMOO. / The goal of the T&D-Bench (Teaching and Design Workbench) project is to supply a didactic environment for evaluating the performance of processors by using visual interactive modelling and simulation. The application of object-orientation concepts (abstraction, encapsulation, inheritance and polymorphism) in hardware design is being discussed thoroughly in the literature. Among the benefits that this paradigm brings to the hardware modeling we can mention: greater model reusability, better documentation and easier maintenance. The SIMOO environment is composed by a library of classes and a graphic tool (MET - Model Edition Tool). This environment, used as platform for the development of this work, is a generic environment for design and simulation of discrete systems, in which the models are built in a hierarchical way and use the object-orientation concepts as project and implementation methodology. This work is the first stage of development of the T&D-Bench project and began with the design of the Intel 8051 and DLX processor models. This made possible to identify components of processor architectures that could be generalized. The generic classes, together with a set of classes for visualization and interaction specially implemented to assist T&D-Bench's initial needs, were used to redesign the models of the previously mentioned processors and to serve as a base for the design of the PowerPC processor model. With that, it was possible to analyze the use of the object-orientation paradigm in designing processors and the use of the SIMOO environment for hardware design. This work also helped in the validation of the SIMOO environment.

As redes-em-chip (NoCs) surgiram como uma alternativa aos atuais problemas de interconexão decorrentes da redução da escala de tecnologia de fabricação de circuitos integrados. O desenvolvimento de transistores com nanômetros de largura tem permitido a inserção de sistemas altamente complexos em uma única pastilha de silício. Dessa forma, os SoCs (Systems-on-Chip) passaram a constituir inúmeros elementos de processamentos (EPs) e as NoCs têm se apresentado como uma opção eficiente no provimento da interconexão dos mesmos, permitindo maior escalabilidade e paralelismo ao sistema. No entanto, esta conexão não é realizada de forma direta. Todo sistema conectado por uma NoC necessita de interfaces de rede (NIs) para intermediar a conexão dos elementos de processamento aos roteadores da rede. O objetivo desse trabalho é apresentar soluções arquiteturais de interfaces de rede para NoCs que atendam diferentes aplicações de forma genérica. Neste trabalho foram desenvolvidas interfaces de redes reutilizáveis e parametrizáveis, e para atender a estas características, as interfaces de rede possibilitam a configuração de diversos parâmetros arquiteturais, como largura da palavra de dados dos EPs, profundidade das FIFOs das interfaces, profundidade das FIFOs da NoC e largura de dados da rede, possibilitando prover a interconexão de qualquer aplicação com um mínimo de reprojeto. As interfaces de rede, juntamente com a NoC, são responsáveis pelo desempenho da comunicação da aplicação e, para isso, o projeto de uma NI deve ser capaz de atender aos requisitos do sistema, por isso, a importância de se obter um projeto de NIs flexível. Para validar as arquiteturas das NIs desenvolvidas, os módulos do decodificador de vídeo no contexto do padrão H.264 foram conectados à NoC através das interfaces projetadas. A partir dessa implementação, puderam-se levantar diversas necessidades que devem ser atendidas pelas NIs. Por fim, foram analisados os resultados de síntese das NIs para diferentes configurações. Também foram verificados os resultados de síntese e desempenho do decodificador de vídeo H.264 conectado pelas NIs à NoC. Com relação aos resultados de síntese em FPGA, a implementação do decodificador de vídeo com NoC e NIs não apresentou um grande aumento em área quando comparada a implementação com conexão ponto-a-ponto. Além disso, para diferentes configurações das NIs, a NoC pode ser utilizada atendendo aos requisitos de desempenho exigidos pela aplicação, sem a necessidade de operar na sua máxima taxa de operação para a resolução QCIF. / Networks-on-Chip (NoCs) have emerged as an alternative to the current interconnection problems arising from the scaling technology for manufacturing integrated circuits. The development of transistors with nanometer-wide has enabled the integration of highly complex systems on a single silicon wafer. Thus, SoCs (Systemson- Chip) have integrated numerous processing elements (EPs) and NoCs have been presented as an effective option in providing the interconnection of these elements, allowing scalability and parallelism to the system. However, this connection is not done directly. Every system connected by NoC needs network interfaces to intermediate the connection of processing elements to network routers. The goal of this thesis is to present architectural solutions for network interfaces for applications in general. In this work we developed a generic, reusable and configurable network interface. The proposed network interface enables the configuration of several architectural parameters, such as data width of the packets, FIFOs depth of the interfaces, FIFO depth and data width of the NoC, and thus, being able to provide the interconnection of any application with a minimal redesign. Network interfaces, together with the NoC, are responsible for application performance and, therefore, the design of an NI should be able to support the system requirements. To validate the architecture of developed NI, the modules of H.264 decoder were connected to NoC through designed interface. From this implementation, one could raise several needs that must be supported by the NIs. Finally, we analyzed the results of synthesis of the NIs for different configurations. It was also analyzed the results of synthesis and performance of H.264 video decoder connected by NIs to NoC. According to results for FPGA synthesis, the implementation of video decoder with NoC and NIs did not show a large increase in area when compared with the implementation of peer-to-peer. Moreover, for different configurations, the NoC can be used according to time requisitions required by the application, without the need to operate at its maximum operation frequency for QCIF resolution.

Com o avanço da tecnologia de fabricação de chips o atraso em fios globais será maior que o atraso em portas lógicas. Além disso, fios globais longos são mais suscetíveis a problemas de integridade como crosstalk. Uma proposta recente de interconnecção global chamada redes intra-chip reduz essas limitações referentes a fios longos. Além dessas vantagens, redes intra-chip permitem desacoplar comunicação e computação, dividindo um sistema em sub tarefas independentes. Devido as essas vantagens é possível integrar mais lógica em um chip que usa redes intra-chip. Entretanto, o acréscimo de lógica no chip aumenta o custo de teste. Os módulos do chip precisam de mecanismos para transportar dados de teste, que são tipicamente barramentos usados exclusivamente para teste. Entretanto, como mencionado anteriormente, fios globais são caros e acrescentar barramentos de teste pode não ser possível em um futuro próximo. Por outro lado, uma rede intra-chip tem acesso a maioria dos módulos do chip. Esta rede pode ser usada para transportar dados de teste, evitando o acréscimo de barramentos dedicados ao teste. O objetivo dessa tese é estudar o uso de redes intra-chip para o transporte de dados de teste, enfatizando uma abordagem genérica que possa ser aplicada a uma dada rede. Para tanto, essa tese foi divida em três partes: modelos, projeto, e otimização. A tese propõe um modelo funcional de rede que é compatível com a maioria das recém propostas redes intra-chip. O modelo de teste, baseado no modelo funcional da rede, compreende o conjunto de informações necessárias para otimizar a arquitetura de teste. A arquitetura de teste, por sua vez, consiste de lógica para teste e algoritmo de otimização. A lógica de teste compreende lógica para ATE interface e lógica envoltória para módulos de hardware. Os algoritmos otimizam o tempo de teste e a área de lógica de teste no nível dos módulos e no nível do chip. Uma arquitetura convencional de teste de SoCs baseada em barramento de teste dedicado foi comparada com a arquitetura proposta para SoCs baseados em redes intra-chip. Os resultados apontam que o tempo de teste do SoC com a arquitetura proposta aumenta em média 5%. Os resultados também mostram que a lógica de teste da arquitetura proposta é cerca de 20% maior que na arquitetura de teste convencional. Por outro lado, o fluxo de projeto baseado na arquitetura de teste proposta é mais simples que a convencional. Além disso, a arquitetura proposta reduz o nÚmero de fios globais em torno de 20% a 50% para SoCs complexos. Estes resultados demonstram que a arquitetura proposta é melhor para sistemas complexos com um grande nÚmero de módulos. / With the advance of microchip technology, global and long wires will cost more in terms of delay than in terms of logic gates. ln addition, long wires are more susceptible to signal integrity problems such as crosstalk. A recently proposed global interconnect called network-on-chip alleviates the limitation of long wires. Moreover, on-chip networks allow decoupling communication and computation to divide a complete system into manageable and independent sub tasks. Thus, it is possible to integrate more logic into the chip using network-on-chip. However, the complexity growth of cores also increases the test costs since more logic is embedded into a single chip. These embedded cores need a test access mechanism for test data transportation, typically implemented as test-dedicated buses. As mentioned before, global wires are expensive, then, adding test buses may not be feasible in the near future. On the other hand, the on-chip network has access to most cores of the chip. This network could be used also for test data transportation, avoiding additional test-dedicated buses. The goal of this thesis is to study the reuse of on-chip networks for test data transportation, looking for a general reuse approach that can be easily used in a given network. To reach this goal, the thesis is divided in three parts: models, design, and optimization. This thesis proposes a functional model of a network, compatible with most recently proposed best-effort on-chip networks. Based on this functional model, a test model is devised. The test model comprises of a set of necessary and sufficient information required to optimize the test architecture. The test architecture consists of DfT logic and scheduling algorithm. The design of DfT logic comprises adaptation logic for the external tester and test wrappers for the modules. The optimization procedure, focused on mesh-based best-effort NoCs, schedules test data such that the chip test length and DfT silicon are a are minimized. A conventional SoC test architecture based on test-dedicated buses is compared to the proposed approach for best-effort NoCs. The experimental results show that SoC test length has increased 5% on average. The results have also shown that the are a overhead for proposed DfT is around +20% compared to the silicon area to implement the DfT of a convehtional test architecture. On the other hand, we have also presented a simpler design fiow and 20% to 50% of global wiring savings due to the use of NoC for test data transportation. The results corroborate with the conclusion that the proposed NoC reuse is a good approach for complex systems based on a large number of cores and routers.