Multiple-Input-Multiple-Output (MIMO) communications, which employ multiple antennas at the transmitter and receiver, have become quite ubiquitous today due to its capability to increase the system spectral efficiency and reliability. With the current niche of miniaturization of communication devices, one of the key problems is the design of low-profile multi-antennas. Moreover, when the antenna elements are too close to each other, the inherent problem of mutual coupling can greatly reduce the system capacity. Addressing these two issues at the same time remains an engineering challenge given the spatial constraints inside the device. This thesis investigates antenna miniaturization, mutual coupling reduction and antenna performance characterization for various realistic channel scenarios. Electromagnetic Band-Gap structures are used to reduce the size and mutual coupling of multi-element Microstrip Patch Antennas (MPAs), which can be envisioned to be incorporated in WLAN/LTE base-stations. Furthermore, ultra-miniaturized multi-element Planar Inverted-F Antennas (PIFAs) exploiting pattern and polarization diversity are proposed for receiver terminals, such as a handheld device. The capacity and diversity performance of these multi-antennas have been evaluated in free-space and various fading environments. / Les systèmes de communication à entrée multiple sortie multiple, utilisant plusieurs antennes à l'émetteur et au récepteur, sont devenus omniprésents de nos jours en raison de leur capacité d'augmenter le rendement spectral et la fiabilité du système. Avec le marché de niche actuelle dans la miniaturisation des périphériques de communication, l'un des principaux problèmes est la conception d'antennes multiples avec un profile modéré. De plus, quand les antennes sont trop proche les uns des autres, le problème inné de couplage mutuel peut réduire substantiellement la capacité du système. Trouver une solution qui résout deux problèmes simultanément demeure un défi d'ingénierie compte tenu des contraintes d'espace à l'intérieur des périphériques. Ce mémoire examine la miniaturisation des antennes, la réduction du couplage mutuel, et la caractérisation de la performance des antennes dans divers scénarios avec des voies de transmissions réalistes. Les structures de bande interdite électromagnétique sont utilisées pour réduire les dimensions et le couplage mutuel dans les antennes planaires à microrubans (MPA) multiples. Ces structures peuvent être envisagées pour être incorporées dans les stations de base de technologie d'évolution à long terme (LTE) et de réseau local sans fil (WLAN). De plus, des antennes planaires F inversées (PIFA) ultra-miniatures à éléments multiples qui exploitent les diversités du motif et de la polarisation sont proposées pour les terminaux récepteurs tels que les périphériques de poche. La capacité et la performance de la diversité de ces antennes multiples sont évaluées dans l'espace libre et dans divers environnements d'évanouissement.

In modern transmission networks, relay plays an important role for cooperative strategies.Several relaying strategies, such as decode-forward, compress-forward and amplify-forward,have been proposed for relay channels and networks. However, the capacity for the generalrelay channel and network is still unknown. In this thesis, we propose several relay schemesfor dierent relay models.In the rst part of the thesis, we propose novel partial decode-forward (PDF) schemesfor the two-way relay channel with direct link. Dierent from pure decode-forward, eachuser divides its message into two parts and the relay decodes only one part of each. Therelay then generates its codeword as a function of the two decoded parts and forwards tothe two users. We propose PDF schemes for both the full- and half-duplex modes. Analysisand simulation show that if for one user, the direct link is stronger than the user-to-relaylink, while for the other, the direct link is weaker, then PDF can achieve a rate regionstrictly larger than the time-shared region of pure decode-forward and direct transmissionfor both full- and half-duplex modes.The second part of the thesis is based on noisy network coding, which is recently proposedfor the general multi-source network by Lim, Kim, El Gamal and Chung. Thisscheme builds on compress-forward (CF) relaying but involves three new ideas, namely noWyner-Ziv binning, relaxed simultaneous decoding and message repetition. In this part,using the one-way and two-way relay channel as the underlining example, we analyze theimpact of each of these ideas on the achievable rate region of relay networks.In the third part of the thesis, we propose two coding schemes combining decode-forward(DF) and noisy network coding (NNC) with dierent avors. The rst is a combined DFNNCscheme for the one-way relay channel which includes both DF and NNC as specialcases by performing rate splitting, partial block Markov encoding and NNC. The secondcombines two dierent DF strategies and layered NNC for the two-way relay channel.Analysis and simulation show that both proposed schemes supersede each individual schemeand take full advantage of both DF and NNC. / Dans les reseaux de transmission modernes, les relais jouent un r^ole important dans lesstrategies cooperatives. Plusieurs strategies de relai, telles que decode-forward, compressforwardet amplify-forward, ont ete proposees pour les canaux et reseaux a relais. Cependant,la capacite du canal a relai general et de tels reseaux reste toujours inconnue. Danscette these, nous proposons plusieurs strategies de relai pour dierents modeles.Dans un premier temps, nous proposons de nouvelles strategies de decode-forward partiel(PDF) pour le canal a relai bidirectionnel avec lien direct. A la dierence du decodeforwardclassique, chaque utilisateur divise son message en deux parties, mais le relai nedecode que l'une d'entre elles pour chacun. Le relai genere alors un mot de code en fonctionde ces deux parties decodees et les transmet aux deux utilisateurs. Nous proposonsune stratgie PDF a la fois pour les liaisons half- et full-duplex. Comme le montrent lesanalyses et simulations realisees, si, pour l'un des utilisateurs, le lien direct est meilleur quele lien utilisateur-relai alors que, pour l'autre utilisateur, le lien direct est plus faible, dansce cas, la strategie PDF permet d'accro^tre strictement la region des debits atteignablespar rapport a la region atteinte par le partage de temps avec la strategie decode-forwardclassique et la transmission directe, a la fois pour les liaisons half- et full-duplex.La deuxieme partie de cette these s'interesse au codage de reseau avec bruit, qui a eteaborde recemment pour les reseaux multi-sources generiques par Lim, Kim, El Gamal etChung. Cette strategie se base sur le relayage par compress-forward (CF), mais utilise troisnouvelles idees, a savoir le binning de Wyner-Ziv, le decodage simultane moins contraignantet la repetition de message. Dans cette partie, nous prenons pour exemple les canaux arelai mono- et bidirectionnels, et nous analysons l'impact de chacune de ces idees sur laregion des debits atteignables pour les reseaux a relais.Dans la troisieme partie de cette these, nous proposons deux strategies de codage quicombinent le decode-forward (DF) et le codage de reseau avec bruit (NNC), avec dierentesnuances. La premiere est une strategie combinee DF-NNC pour le canal a relai monodirectionnel,pour laquelle DF et NNC representent des cas particuliers par partage de debit,de m^eme que lencodage partiel en bloc de Markov et NNC. La deuxieme strategie combinedeux strategies DF dierentes au codage NNC en couches pour le canal a relai bidirectionnel.Les analyses et les simulations montrent que les deux strategies proposees remplacentchaque strategie individuelle et prennent pleinement avantage des strategies DF et NNC.

The main focus of the work carried in this dissertation is to find the best design solution for an ultra high-speed Analog-to-Digital converter. Designing CMOS Analog-to-Digital converters in the gigahertz range for a good resolution is a challenge due to a lower power supply and smaller transistors. As a result, critical analog components (e.g., comparator, pre-amplifiers, band-gap) become more susceptible to process variation and make it hard to achieve a good resolution (e.g., higher than 6-bit). The traditional approach to design Analog-to-Digital converters does not work well with current CMOS technology and yields unpractical designs since it does not take advantage of the technology scaling down. For these reasons, this work investigates new designs topologies for the track-and-hold circuits needed at the front-end of ultra high-speed Analog-to- Digital converters and also investigates a digital foreground technique aimed at reducing the impact of process mismatch. For this purpose, two chips have been designed to investigate the best track-and-hold architecture based on a differential switch source-follower and to validate a proposed digital foreground calibration technique using resistive loads. / L'objectif de cette dissertation est de trouver la meilleure méthode de conception pour les convertisseurs de type analogique à digital. La conception de convertisseurs de type analogique à digital en CMOS qui soient capables de fournir une résolution élevée est un défi de taille à des fréquences très élevées comme les gigahertz, car en CMOS les sources de voltages sont très petites et les dimensions des transistors rendent les composantes analogues (e.g., comparateur, amplicateur, et references de voltage) de plus en plus susceptibles aux variations physiques et chimiques qui se produisent durant la fabrication des puces microélectroniques.Les méthodes traditionnelles de conception pour les convertisseurs de type analogique à digital ne sont plus a la hauteur pour fournir des convertisseurs capables d'une bonne resolution, car elles ne prennent pas avantage des percés technologiques qui ont été réalisées avec la diminution de la taille physique des transistors en CMOS. Par conséquent, le travail de recherche éffectué dans cette thèse consiste à étudier des nouvelles structures de circuits pour faire la conception de track-and-hold qui est necessaire au bon fonctionnement de convertisseurs analogique à digital de très hautes fréquences. De plus, une méthode de calibration digitale qui a pour objectif de corriger les défectuosités engendrées par la fabrication des puces microélectroniques est aussi proposée afin d'ameliorer la performance et la résolution des convertisseurs analogique à digital. Finalement, deux puces microélectroniques ont été fabriquées a des fins expérimentales pour démontrer la performance d'un nouveau track-and-hold ainsi que valider une nouvelle technique de calibration digitale de type foreground qui utilise des résistances.

A fractional iterative channel estimation and data detection algorithm is proposed for frequency selective, quasi-static MIMO channels. It is shown that due to the correlation of the noise samples after pulse matched filtering and sampling, the complexity of the derived receiver, based on the Expectation-Maximization (EM) algorithm with fractional sampling, is the same as that of the ML receiver, which requires an exhaustive search. It is shown that by using a noise whitening filter to whiten the noise samples, the algorithm can be efficiently implemented using the Viterbi algorithm instead of using an exhaustive search technique. Due to spectral zeros of the autocorrelation function of the noise sequence, noise whitening filter designed by spectral factorization are not practical for the square-root raised cosine pulses and similar shapes. An alternative prediction-error whitening filter is proposed solving the Yule-Walker equations. We analyze the performance of the proposed receiver via numerical simulations. It is observed that when the channel is perfectly known, the performance of the fractional ML receiver, with five-tap whitening filter, is only 0.5 dB worse than that of the optimal ML receiver at a BER of 10-4. When the path delays are fixed and the channel is unknown, the fractional iterative scheme outperforms the symbol rate iterative scheme between 0 and 16 dB, and between BERs of 2 x 10-1 and 2 x 10 -4. With varying path delays, the fractional scheme is better for all simulated SNR values. However, both schemes experience a severe error flooring. Application of the EM algorithm to iteratively estimate frequency selective channels and detect the transmitted information sequence improves the efficiency of pilot symbols. By using additional iterations, the BER is lowered with the same number of pilot symbols. We also compare the performance of the iterative receiver that uses the correct tap covariance matrix with the one that assumes a diagonal covariance matrix. It is observed that with fixed path delays the performance is identical with both models. With varying path delays and fractional sampling the diagonal assumption results in a performance loss of 0.5 dB.* / *This dissertation is a compound document (contains both a paper copy and a CD as part of the dissertation).

The design, microfabrication, and CMOS integration of micro-electro-mechanical systems (MEMS) capacitive humidity sensors are presented in this work. Theoretical analysis and simulations were done to understand how sensor performance can be optimized. While CoventorWare was used for steady-state simulations, a MATLAB simulation model, based on the mathematics of moisture adsorption and diffusion, was developed for dynamic simulations. The sensors were fabricated using a process flow that has a low thermal budget (≤ 300 ○C), as well as material and chemical compatibility with IC fabrication, allowing it to support monolithic integration with CMOS circuitry for system-on-chip (SoC) designs. The fabricated sensors were tested using both deliquescent calibration salts and a humidity / temperature chamber, providing results that were used to compare the performance of various sensor designs. These experimental results, along with the simulation results, were used to devise and justify a design methodology for MEMS capacitive relative humidity sensors. The sensors showed high sensitivity over a large dynamic range, response times as fast as 1.5 seconds, and excellent long term drift as low as 0.1 %RH/year. The humidity sensors were fabricated on top of CMOS dies (TIA - transimpedance amplifier) obtained from Texas Instruments to demonstrate the capability of full monolithic integration of the MEMS sensors and IC. A very convenient and versatile methodology was reported and used for integrating the MEMS sensors above IC dies of any size. Test results show that the performance of the TIA is unaffected by the integration, while the MEMS sensors grown on top of the TIA are fully functional, thereby validating the integration procedure used and the IC-compatibility of the MEMS humidity sensor process flow. / La conception, le microfabrication, et l'intégration de CMOS des sondes capacitives micro-électro-mécaniques d'humidité des systèmes (MEMS) sont présentés dans ce travail. L'analyse et les simulations théoriques ont été faites pour comprendre comment l'exécution de sonde peut être optimisée. Tandis que CoventorWare était employé pour des simulations équilibrées, un modèle de simulation de MATLAB, basé sur les mathématiques de l'adsorption et de la diffusion d'humidité, a été développé pour des simulations dynamiques. Les sondes ont été fabriquées en utilisant un écoulement de processus qui a un bas budget thermique (○C de ≤ 300), comme la compatibilité de matériel et de produit chimique avec la fabrication d'IC, lui permettant de soutenir l'intégration monolithique avec des circuits de CMOS pour des conceptions du système-sur-puce (SoC). Les sondes fabriquées ont été examinées en utilisant les deux sels déliquescents de calibrage et une chambre d'humidité/température, fournissant les résultats qui ont été employés pour comparer l'exécution de la diverse sonde conçoit. Ces résultats expérimentaux, avec les résultats de simulation, ont été employés pour concevoir et justifier une méthodologie de conception pour les sondes capacitives d'humidité relative de MEMS. Les sondes montrées la sensibilité élevée au-dessus d'une gamme dynamique étendue, des temps de réponse plus rapidement que 1.5 seconde, et d'une excellente dérive à long terme aussi basse que 0.1 % RH/year. Les sondes d'humidité ont été fabriquées sur les matrices de CMOS (TIA - amplificateur de transimpedance) obtenues à partir de Texas Instruments pour démontrer les possibilités de la pleine intégration monolithique des sondes et de l'IC de MEMS. Une méthodologie très commode et souple a été rapportée et employée pour intégrer les sondes de MEMS au-dessus des matrices d'IC de n'importe quelle taille. Les résultats d'essai prouvent que l'exécution du TIA est inchangée par l'intégration, alors que les sondes de MEMS développées sur le TIA sont entièrement fonctionnelles, validant de ce fait le procédé d'intégration utilisé et l'IC-compatibilité de l'écoulement de processus de sonde d'humidité de MEMS.

The growing demand for multi-mode/multi-standard wireless terminals is fuelling interest in analog-to-digital converters (ADCs) that are reconfigurable over a wide range of bandwidths and resolutions. Furthermore, for power-efficiency, these ADCs must be power-scalable (i.e., their power scales with their bandwidth and resolution), thereby maintaining a constant figure-of-merit (FOM) over their entire reconfigurability space. Such reconfigurable power-scalable ADCs must be implemented in a standard digital CMOS process, for higher integration of the analog and digital functions in a communication system and for lower fabrication costs. However, in nanometer CMOS technologies, the decreasing supply voltages and the shrinking devices with poor analog-signal-processing capabilities, complicate the design of low-power ADCs. This thesis proposes a pipelined ADC that is reconfigurable over a continuous range of sampling frequencies fs = 0.4 to 44 MS/s (bandwidths BW = 0.2 to 22 MHz), and over resolutions N = 10, 11, 12 bits. Fabricated in a 1.2-V 90-nm digital CMOS process, it achieves low power (FOM = 0.35 to 0.5 pJ/conversion step) over its full bandwidth-resolution space. Thus, this ADC is suitable for multiple wireless and cellular standards, ranging from GSM up to LTE/WiMax and 802.11g. Furthermore, owing to its power efficiency, this ADC is attractive for various applications over a wide bandwidth-resolution space, thereby saving on development costs and reducing the time-to-market. Compared to the state-of-the-art power-efficient (FOM < 2 pJ/conversion step) reconfigurable pipelined or Delta-Sigma ADCs, this ADC provides a wide bandwidth-resolution reconfigurability space, while achieving a highly-competitive FOM over this entire space. For power scalability, the ADC bandwidth and resolution are reconfigured using current-scaling and stage-bypass methods, respectively. The following techniques are also introduced to achieve low-power performance for the ADC over its wide reconfigurability space, and to enable its implementation in low-voltage nanometer CMOS: 1) low-power digital background gain calibration to enable designing the ADC using low-gain/low-power opamps; 2) pseudo-cascode compensation for the low-power design of low-voltage current-scalable opamps; and 3) design of switched-capacitor dynamic comparators with low input loading. / La demande croissante de terminaux sans fil multimode et multistandard alimente l'intérêt pour des convertisseurs analogique-numérique (CAN) qui soient largement reconfigurables en terme de bande passante et de résolution. En outre, et pour des raisons d'efficacité énergétique, l'alimentation de ces CANs doit être modulable dans le but de maintenir une constante figure de mérite (FOM) dans tout l'espace de reconfigurabilité. Aussi, ces CANs doivent pouvoir être implémentés dans un technologie CMOS standard pour bénéficier d'un niveau d'intégration élevé de ses composants digitaux et analogiques ainsi qu'un plus faible cout de fabrication. Ceci dit, dans les technologies CMOS nanométriques, la diminution des tensions d'alimentation et la diminution de la taille des dispositifs sont des éléments contraignant la conception des CANs faible puissance. Cette thèse propose un CAN de type pipeline qui est reconfigurable sur une gamme continue de fréquences d'échantillonnage fs = 0.4 à 44 MS/s (bande passante de 0.2 à 22 MHz), pour les résolutions N = 10, 11, et 12 bits. Fabriqué dans une technologie digitale CMOS de 90-nm et 1.2-V, ce CAN est caractérisé par une faible consommation de puissance (FOM = 0.35 to 0.5 pJ/conversion step) sur tout son espace bande-resolution. Ainsi, ce CAN est approprié pour de multiples standards sans fil et cellulaire allant du GSM au LTE/iMax et 802.11g. Aussi, et en raison de son efficacité énergétique, ce CAN est attrayant pour diverses applications ce qui permet des économies de développements ainsi qu'une rapide mise sur le marché.Comparé à ce qui ce se fait aujourd'hui en terme d'efficacité énergétique (FOM < 2 pJ/conversion step), par exemple CAN de type pipeline ou Delta-Sigma, ce CAN offre un large espace de reconfiguration bande-resolution tout en réalisant un FOM hautement concurrentiel sur tout le dit espace. Pour varier la tension d'alimentation, la bande passante et la resolution du CAN sont reconfigurés en utilisant les méthodes dites de current-scaling et de stage-bypass respectivement. Les techniques suivantes sont également introduites pour obtenir des performances faible puissance dans l'espace de reconfigurabilite du CAN et permettre son implémentation dans une technologie CMOS nanométrique basse tension: 1) calibration digitale de gain type background pour permettre la conception du CAN à l'aide d'amplificateurs opérationnels faible gain et faible puissance; 2) compensation pseudo-cascode pour les amplificateurs opérationnels à courants variables; 3) la conception de comparateurs dynamiques type switch-cap à faible charge d'entrée.

The third generation (3G) smart phones have been widely commercialized in many parts of the world, and they have become popular communication devices, which aim to provide fast and reliable wireless transmission in people's daily life. Code-division multiple-access (CDMA) offers many key advantages including secure data transmission, resistance to jamming and interference, total bandwidth usage, which have made CDMA a key technology used in the current 3G standards. In addition, single-user demodulation and decoding (SUD) have been adopted by the receiver of 3G CDMA systems due to the low implementation complexity, and the combined throughput of such system is known to be limited to approximately 0.72 bits/chip ‎[44]. 3G CDMA systems face a common challenge: multi-user interference (MUI) which is introduced by the use of non-orthogonal user-specific spreading codes. Due to central limit theorem, MUI often converges to a near Gaussian distribution. It has been recently reported that by using non-uniform chip-level signaling in a single-user demodulated/decoded optical CDMA system, one can greatly reduce MUI by shaping it into a non-Gaussian distribution ‎[15]. The objective of this thesis is to examine the impact of non-uniform chip-level CDMA signaling in multi-user demodulation and decoding (MUD), which is the competing technology to the commonly used SUD. Since MUD attempts to recover information sent by all users simultaneously, it has a great potential to improve the combined system throughput, but the demodulation complexity usually turns out to be too high to handle in practice. We have discovered in this research that by properly designing a CDMA transceiver structure that incorporates non-uniform signaling, MUD demodulation complexity can be significantly cut down which brings a promising system performance. This leads to further improve the 3G CDMA system throughput by the use of MUD. By using tools from information theory, we have established a capacity-complexity trade-off for MUD CDMA. Consequently, we have designed appropriate non-uniform signaling to greatly reduce the MUD complexity while still retaining a large portion of the MUD capacity. The architecture of a reduced-complexity MUD CDMA system using non-uniform signaling has been presented. Simulations results showed that we could achieve a greatly improved combined system throughput, e.g., 1.2 bits/chip, with bit error rate (BER) curves converging at moderate signal-to-noise ratio (SNR). / Les téléphones intelligents de troisième génération (3G) ont été largement commercialisés et sont devenus des appareils populaires dans beaucoup de pays du monde, permettant une transmission sans fil rapide et fiable pour une utilisation quotidienne. Le multiplexage par division de codes (CDMA) s'est imposée comme une technologie clé pour ces systèmes 3G, incluant une transmission sécurisée, la résistance aux interférences, et une utilisation totale de la bande passante. Par ailleurs, la démodulation et le décodage uni-usager (SUD) ont été adoptés par les récepteurs 3G CDMA pour leur simplicité de mise en oeuvre. Ainsi, la capacité théorique d'un tel système est limitée à 0.72 bits par chip CDMA ‎[44]. Les systèmes CDMA 3G sont confrontés à un défi commun: l'interférence multi-usager (MUI), qui est introduite en raison de l'utilisation des codages d'étalement non-orthogonaux entre utilisateurs CDMA. En raison du théorème central limite, le MUI converge souvent vers une distribution Gaussienne. Il a été récemment rapporté qu'il était possible de réduire le MUI en une distribution non-Gaussienne, en utilisant la signalisation non-uniforme au niveau de chip dans un système CDMA optique en SUD ‎[15]. L'objectif de cette thèse est d'examiner l'impact de la signalisation non-uniforme pour la démodulation et le décodage multi-usager (MUD), qui est la technologie concurrente au SUD. Puisque le MUD récupère simultanément les informations transmises par tous les utilisateurs, il présente un important potentiel pour l'amélioration du taux de transmission combiné, au coût d'une complexité de démodulation trop élevé pour une utilisation pratique. Nous avons découvert dans cette étude que la complexité de la démodulation du MUD peut être réduite significativement par la construction d'un émetteur-récepteur CDMA qui incorpore la signalisation non-uniforme et présente des performances prometteuses. Cela ouvre la voie à une nouvelle amélioration du taux de transmission des systèmes CDMA 3G par l'utilisation du MUD. En utilisant les outils de la théorie de l'information, nous avons donc établi un compromis entre capacité et complexité pour aboutir à la conception de systèmes CDMA avec MUD. Grâce à ce compromis, la complexité de la démodulation du MUD peut être considérablement réduite, tout en conservant une proportion significative de la capacité de canal, pendant la conception de la signalisation non-uniforme. L'architecture d'un système CDMA avec MUD utilisant la signalisation non-uniforme est présentée. Ainsi, nous présentons des simulations qui ont montré qu'un taux de transmission grandement améliorée pouvait être atteint, p. ex. 1.2 bits par chip CDMA, avec des courbes de taux d'erreur (BER) qui convergent vers un rapport signal sur bruit (SNR) modéré.

High-frequency fractional-N PLLs in CMOS technology in the 30 to 40 GHz are very dicult to design when considering power, area, phase noise requirements and frequency range of operation. One of the diculties is to synthesize the loop lter of the PLL such that it meets the phase noise characteristics using the information available for all the components that make up the PLL. At the same time, predicting the phase noise output of the PLL using extracted layout results takes a long time to simulate and often the solution does not converge, thereby lengthening the design cycle. This thesis proposes a new methodology for designing high performance wide-band fractional-N PLLs in the 30-40 GHz range. The method begins by rst designing the phase-frequency detector/charge-pump, voltage-controlled oscillator and frequency divider circuit for realization in a specic CMOS technology. The method of choice mixes insight deemed from both a theoretical and simulation perspective. Next, the loop lter is derived based on the layout extracted behaviour of each component. Once complete, all components of the PLL are described using the high-level description language of Verilog-A available in the Cadence tool set over its full range of operating characteristics. Ideally, these components would be fabricated rst and characterized afterward. The Verilog-A description of the PLL enables a fast and ecient simulation of the complete PLL in a closed-loop conguration. This latter steps allows further optimization of the overall design. Two chips have been fabricated; one in a 0.13 m CMOS process from IBM and another in a 65 nm CMOS process from TSMC. One chip contain the design of a 28 GHz VCO and another containing the design of a programmable frequency divider circuit. Experimental results for both chip are provided. / Les systèmes de boucle à phase asservie fabriqués dans une technologies de CMOS et pour de hautes fréquences se situant entre 30 et 40 GHz tout en respectant divers contraintes tels que la puissance électrique requise, la surface occupée sur la puce, les exigences de bruit de phase ainsi que la plage de fréquences à couvrir constituent un défi majeur de conception. Une des difficultés consiste à synthétiser le filtre de la boucle du système de boucle à phase asservie à partir des caractéristiques des composantes faisant parties du système afin de rencontrer les exigences imposées sur le bruit de phase. Les simulations basées sur les circuits des composants extraites du "layout" pour prédire le bruit de phase de la boucle à phase asservie sont d'autant plus longues et sujettes à des problèmes de convergences, augmentant ainsi le temps requis pour leur conception. Ce mémoire de maitrise propose une méthodologie visant l'optimisation du bruit de phase pour les systèmes de boucle à phase asservie opérant dans les fréquences de 30 à 40 GHz. La première étape consiste à concevoir le détecteur de phase et fréquence, l'oscillateur contrôle en voltage, ainsi que le diviseur de fréquence dans une technologie de CMOS choisie. La deuxième étape se base sur la théorie et les résultats provenant de la simulation du circuit extrait en "layout" afin de dériver le filtre principal. Une fois la structure du filtre établis, les composantes, idéalement fabriquées sur la puce, sont caractérisées et ensuite modélisées dans un language dehaut-niveau tel que le Verilog-A. Cette étape permet d'extraire la performance générale du système en boucle fermé tout en réduisant le temps de simulation, permettant ainsi de se concentrer sur l'optimisation du système dans son ensemble. Deux puces ont été fabriquées; une dans la technologie d'IBM 130 nm et l'autre en 65 nm de TSMC. La première puce contient le circuit d'un oscillateur contrôle en voltage, et la seconde, le circuit d'un diviseur à haute fréquence. Les résultats _expérimentaux de ces deux puces sont présentés ainsi que leur intégration dans le modèle de haut niveau.

The purpose of this thesis is to determine the applicability of computer vision tracking as a source of feed-back in the development of an intelligent computer numerical (CNC) controller potentially capable of detecting problems and eventually correcting them. For this task, three types of visual tracking methods are quantitatively evaluated to determine which approach is more suited to the development of the visual tracker. Emphasis will also be placed on camera calibration.The three classes of visual methods chosen are a marker-based detector, a template matching algorithm, and a model-based tracker. From these, it is found that the marker-based detector is the most accurate for the CNC tracking task by providing sub-pixel accuracy and robustness to visual contaminants such as noise. A visual simulator is developed to provide a fully controllable testing environment to determine optimal system parameters. The simulator also provides precise ground-truth used to quantify the tracking error and obtain an accuracy baseline before applying the tracker on real data. The tracking algorithm is then applied to image sequences of a physical machine to evaluate the real performance of the system. The accuracy of the system is found to be limited mostly by image resolution. / Le but du présent mémoire est de déterminer si la vision par ordinateur peut être utilisée comme source d'information, afin de réaliser un contrôleur intelligent pour une machine contrôlée numériquement. Un tel contrôleur pourrait être capable de détecter les problèmes et ultérieurement être capable de les corriger. Pour cette tâche, trois types de traqueurs visuels sont évalués quantitativement afin de déterminer quelle approche est la plus adéquate. L'accent sera également mis sur la calibration de la caméra. Les trois classes de méthodes visuelles choisies sont: un détecteur de marqueurs, un algorithme de correspondance de gabarit et un traqueur de modèle. À partir de ces méthodes, il est constaté que le détecteur basé sur les marqueurs est le plus précis pour la tâche qui est de suivre une machine opérée par commande numérique, car il fournit une précision sous-pixel et est robuste aux contaminants visuels tel que le bruit.Un simulateur visuel est conçu pour fournir un environnement de test entièrement contrôlable afin de déterminer les paramètres optimaux du système. Le simulateur fournit aussi des données précises utilisées pour quantifier l'erreur du traqueur et obtenir un niveau de référence de précision avant d'appliquer le traqueur sur des données réelles. Le traqueur est ensuite appliqué à des séquences d'images d'une machine physique pour évaluer la performance réelle du système. La précision du système se trouve être limitée principalement par la résolution d'image.

In recent years, Doubly Fed Induction Generator (DFIG) wind turbines connected to rural distribution feeders represents an emerging trend that has experienced growth. Higher penetration levels of embedded wind generation has interesting benefits (i.e. peak-shaving, congestion alleviation, reduction of losses, etc.) but raises important issues concerning the quality of power delivered to utility consumers. This thesis investigates the technical limitations involved with integrating large DFIG based wind farms into existing distribution feeders with regard to voltage flicker. This dissertation includes an overview of firstly, the applicable Electromagnetic Compatibility (EMC) standards related to the measurement and assessment of flicker emissions produced by distribution-connected wind farms. Secondly, aerodynamic, turbine and feeder characteristics which influence voltage flicker. Thirdly, the level of modeling required to conduct a pre-connection flicker study. Based on these three aspects, flicker emissions produced by a DFIG are quantified and a rule of thumb and a set of guidelines are presented for the acceptance of a 10 MW to 14 MW distributed wind farm, compliant to the allocated flicker emission quota. If the rule of thumb does indeed reveal a problem, both passive and active flicker mitigation techniques are proposed such that EMC of the power system is preserved. / Au cours des dernières années, les éoliennes à base de génératrice asynchrone à double alimentation (DFIG) connectées à des réseaux de distribution rurale représentent une tendance émergente en croissance. Le niveau de pénétration plus élevé d'énergie éolienne présente des avantages intéressants (i.e. écrêtement des pointes, la réduction de la congestion, la réduction des pertes, etc.) mais il soulève d'importantes questions liées à la qualité de l'énergie livrée aux consommateurs. Cette thèse étudie les limites techniques liées à l'intégration des grands parcs éoliens dans les réseaux de distribution existants au niveau du scintillement. Cette thèse comprend, premièrement, une vue d'ensemble des normes applicables sur la compatibilité électromagnétique concernant la mesure et l'évaluation des émissions produites par des parcs éoliens connectés à des réseaux de distribution. Deuxièmement, l'aérodynamisme, la turbine et les caractéristiques du réseau de distribution sont étudiés pour leurs influences sur le scintillement. Troisièmement, le niveau de la modélisation requis pour mener une étude de pré-connexion sur le scintillement est évalué. Sur la base de ces trois aspects, les émissions de scintillements induites par les éoliennes DFIG sont quantifiées. Une méthode empirique et un ensemble de directives sont présentés pour l'intégration d'un parc éolien de 10 MW à 14 MW afin d'assurer une conformité au quota alloué pour l'émission de scintillement. Si la méthode empirique révèle un problème, des techniques passives et actives d'atténuation de scintillement sont proposées afin que la compatibilité électromagnétique du réseau électrique soit préservée.