La technologie facilite l'intégration de nombreux composants sur une puce pour atteindre les performances et les besoins exigés par les applications. La tendance est à l'augmentation de la complexité de tels systèmes, appelés systèmes monopuces. <br />Les systèmes monopuces sont sur un marché très concurrentiel, et l'arrivée rapide du produit sur le marché est très importante. De plus, le coût lié à la conception des parties matérielles et logicielles est très élevé. Détecter une erreur après fabrication entraîne un surcoût financier et de temps non acceptable. Ceci nous entraîne vers les deux problèmes traités dans ce travail de thèse : s'assurer que la système est correct avant sa fabrication et accélérer le processus de conception.<br />Après avoir évalué plusieurs techniques de vérification, nous pensons que le prototypage sur plateforme reconfigurable est une solution adaptée pour les problèmes mentionnés. Ce prototypage permet de vérifier rigoureusement les systèmes grâce à une vitesse élevée, et de tester le système dans son environnement d'utilisation. Il accélère aussi la conception en permettent le développement de certaines couches logicielles avant que le système soit fini.<br />Pour obtenir rapidement un prototype à partir d'une description RTL d'une application, nous proposons un flot de prototypage basé sur une plateforme reconfigurable. Ce flot est composé de quatre étapes : allocation, configuration de la plateforme, adaptation de l'application, et génération du code.<br />Dans l'allocation, les concepteurs associent chaque partie de l'architecture à un nœud de prototypage de la plateforme. Ces associations indiquent sur quelles parties de la plateforme reconfigurable sont réalisées les parties de l'architecture de l'application. La configuration est la réorganisation de la plateforme reconfigurable. L'adaptation consiste à modifier l'application pour satisfaire aux caractéristiques de la plateforme reconfigurable. Cette étape est effectuée si la plateforme ne peut pas être configurée pour s'adapter aux besoins de l'application. Enfin, la génération du code est un processus standard tel que la compilation et l'édition de lien des logiciels, la synthèse logique, le placement sur FPGA, et le routage.<br />Ce flot a été validé en réalisant le prototypage des applications VDSL et DivX. La plateforme utilisée est une plateforme ARM Integrator avec une carte mère, quatre modules processeurs ARM, et d'un module FPGA communiquant à travers un bus AMBA AHB. Une expérience de co-émulation a également été réalisée pour explorer les difficultés et les avantages de cette technique. L'avantage principal est qu'on peut profiter de l'observabilité de la simulation et de la vitesse de l'émulation. <br />Ce travail de thèse montre que l'on peut obtenir rapidement un prototype en utilisant le flot propose sur une plateforme reconfigurable et aussi faciliter le développement des parties logicielles pour accélérer la conception. La configurabilité de plateforme de prototypage et l'intégration du flot de prototypage sur un flot de conception des systèmes restent des problématiques à approfondir.

L'analyse des flots de conception classiques montre que les causes d'un tel coût de développement peuvent être ramenées, en grande partie, à l'intégration tardive des parties logicielles et matérielles d'un système multiprocesseurs mono puces (MPSoC). Les travaux de cette thèse s'intéressent à ce problème d'intégration tardive en proposant un modèle unifié permettant la représentation conjointe à différent nivaux d'abstraction des architectures logicielles/matérielles. Ce modèle doit faciliter la conception graduelle de ces architectures tout en permettant la validation et l'évaluation, à chaque niveau d'abstraction, des performances qui en découlent. Les contributions apportées par cette thèse sont (1) la définition d'un modèle de représentation unifié et à différents niveaux d'abstraction des architectures logicielles/matérielles des systèmes MPSoC basé sur le concept d'interface abstraite logiciel/matériel, (2) la spécification d'une sémantique d'exécution de ce modèle dans le cadre d'un environnement de cosimulation globale basé sur SystemC et (3) la proposition d'une méthodologie de raffinement automatique de ces interfaces abstraites exploitant une technologie de composition à base de graphe de dépendance de services.

La pression pour la qualité et la mise sur le marché de systèmes embarqués monopuces fait que la validation de tels systèmes devient le point clé du processus de conception. La validation répond pour plus de la moitié du temps de conception. Mais à chaque jour la validation devient plus difficile car les systèmes sont de plus en plus hétérogènes. Cette hétérogénéité touche plusieurs aspects du système, comme les niveaux d'abstraction, les APIs et protocoles de communication, les langages de spécification, entre autres. Les points clés pour réduire le temps de validation sont : (1) maîtriser l'intégration des composants hétérogènes à travers de l'adaptation de la communication, (2) et générer automatiquement le modèle de simulation du système.<br />Ainsi, les contributions apportées par ce travail pour accélérer le temps de validation sont: (1) la proposition d'un modèle d'adaptateur de communication basé sur les services pour la cosimulation des systèmes hétérogènes embarqués ; (2) la proposition et l'implémentation d'un flot de génération automatique de modèles de simulation pour les systèmes hétérogènes embarqués. <br />Les approches proposées ont été validées sur deux systèmes hétérogènes embarqués : un modem VDSL et un encodeur MPEG-4.

Actuellement, la complexité des systèmes embarqués nécessite des nouvelles méthodologies de développement. Des méthodologies au niveau système sont proposées pour traiter la complexité, utilisant comme point de départ des descriptions de plus haut niveau qui au niveau transfert de registre (register transfer level - RTL). Les outils d'estimation de performance sont une importante partie des méthodologies au niveau système, parce qu'ils aident dans les décisions de projet dans les étapes initiales. Cette thèse propose des méthodes d'estimation de performance intégrées dans le flot de conception ROSES. En raison de l'augmentation du nombre des processeurs intégrés dans une puce, on nécessite de plus en plus des outils pour l'estimation de performance du logiciel. Pour guider la sélection du processeur au niveau de la spécification, on propose l'utilisation des réseaux neuronaux pour estimer rapidement la performance du logiciel. Après le raffinage des interfaces matériels et logiciels, on utilise des prototypes virtuels pour analyser la performance de l'architecture au niveau de bus fonctionnel. Le prototype virtuel est généré automatiquement a partir de la description ROSES, en permettent l'analyse de performance intégré des composants logiciel et matériel. La méthodologie proposée dans ce travail a été évalué par une étude de cas d'un encodeur MPEG4.