Th. 3e cycle--Électronique et radiocommunications--Grenoble--I.N.P., 1980. N°: D3 97.

Th. doct.-ing.--Toulouse, I.N.P., 1979. N°: 42.

Dissertação (mestrado) Universidade Federal de Santa Catarina, Centro Tecnologico. / Made available in DSpace on 2012-10-16T00:49:04Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-08T15:46:53Z : No. of bitstreams: 1 82001.pdf: 9834792 bytes, checksum: 4e10202b991b1d1f506ce90c04353fd4 (MD5)

Orientador: Antonio Celso Pezzato / Resumo: RESUMO. Para avaliar a inclusão de diferentes combinações e níveis de prebióticos em substituição aos antibióticos melhoradores de desempenho, dois experimentos foram delineados. No primeiro estudo, 1250 pintos de corte machos, linhagem ROSS AP95, foram casualmente distribuídos em 5 tratamentos, com 10 repetições cada, objetivando testar diferentes proporções de mananos com β-glucanos e frutoligossacarídeos com galactoligossacarídeos, combinados e incluídos em dietas de frangos de corte. Os tratamentos consistiram de: CP, dieta basal (DB) +AMD; DB+BUT: DB + Butirato de Cálcio; GM1⁄3+FG2⁄3: DB + GLUCANMOS (1/3 da mistura) : FOS:GOS (2/3 da mistura); GM1⁄2+FG1⁄2: DB + GLUCANMOS (1/2 da mistura) : FOS:GOS (1/2 da mistura); GM2⁄3+FG1⁄3: DB + GLUCAN MOS (2/3 da mistura) : FOS:GOS (1/3 da mistura). No segundo estudo, 1250 pintos de corte machos, linhagem ROSS AP95, foram casualmente distribuídos em 5 tratamentos, com 10 repetições cada, objetivando testar diferentes níveis de inclusão de GLUCANMOS (67% da mistura) associado a FOS:GOS (1:1). Os tratamentos consistiram de: CP, dieta basal (DB) +AMD; 0,1%; 0,2%; 0,3% e 0,4% de inclusão da mistura prebiótica. Foram avaliados o desempenho, peso relativo de órgãos, barreiras físicas e imunológicas dos segmentos do intestino delgado (integridade de vilosidades, células caliciformes e linfócitos intraepiteliais), histomorfometria de Bursa de Fabricius e contagem diferencial de leucócitos no sangue, ainda, foram quantificados os ácidos grax... (Resumo completo, clicar acesso eletrônico abaixo) / Doutor

No regime em nanoescala da tecnologia VLSI, o desempenho dos circuitos é cada vez mais afetado pelos fenômenos de variabilidade, tais como variações de parâmetros de processo, ruído da fonte de alimentação, ruído de acoplamento e mudanças de temperatura, entre outros. Variações de fabricação podem levar a diferenças significativas entre circuitos integrados concebidos e fabricados. Devido à diminuição das dimensões dos componentes, o impacto das variações de dimensão crítica tende a aumentar a cada nova tecnologia, uma vez que as tolerâncias de processo não sofrem escalonamento na mesma proporção. Muitos estudos sobre a forma como a variabilidade intrínseca dos processos físicos afeta a funcionalidade e confiabilidade dos circuitos têm sido realizados nos últimos anos. Uma vez que as variações de processo se tornam um problema mais significativo devido à agressiva redução da tecnologia, uma mudança da análise determinística para a análise estatística de projetos de circuitos pode reduzir o conservadorismo e o risco que está presente ao se aplicar a técnica tradicional. O objetivo deste trabalho é propor um método capaz de predizer a variabilidade no atraso de redes de transistores e portas lógicas sem a necessidade da realização de simulações estatísticas consideradas caras em termos computacionais. Este método utiliza o modelo de atraso de Elmore e a técnica de Asymptotic Waveform Evaluation (AWE), considerando as resistências dos transistores obtidas em função das variações das tensões de limiar dos transistores no arranjo. Uma pré-caracterização foi realizada em algumas portas lógicas de acordo com a variabilidade de seu desempenho causados por variações da tensão de limiar dos transistores a partir de simulações Monte Carlo. Uma vez que existem vários tipos de arranjos de redes de transistores e esses arranjos apresentam um comportamento diferente em termos de atraso, consumo de energia, área e variabilidade dessas métricas, torna-se muito útil identificar os circuitos nos quais as redes de transistores são menos influenciadas pelas variações em seus parâmetros. O modelamento da variabilidade do atraso é feita através de 2K simulações DC para a rede “pull-up”, 2N simulações DC para a rede “pull-down” (K e N são os números de transistores de cada rede) e uma simulação transiente para cada porta lógica, o que leva apenas alguns segundos no total. O objetivo de toda a análise é fornecer orientações para a geração de redes lógica ótimas que oferecem baixa sensibilidade às variações de seus parâmetros. / In the nanoscale regime of VLSI technology, circuit performance is increasingly affected by variational effects such as process variations, power supply noise, coupling noise and temperature changes. Manufacturing variations may lead to significant discrepancies between designed and fabricated integrated circuits. Due to the shrinking of design dimensions, the relative impact of critical dimension variations tends to increase with each new technology generation, since the process tolerances do not scale in the same proportion. Many studies on how the intrinsic variability of physical processes affect the functionality and reliability of the circuits have been done in recent years. Since the process variations become a more significant problem because of the aggressive technology scaling, a shift from deterministic to statistical analysis for circuit designs may reduce the conservatism and risk that is present while applying the traditional technique. The purpose of the work is to propose a method that accounts for the deviation in the performance of transistors networks and logic gates without the need of performing computationally costly simulations. The estimation method developed uses the Elmore Delay model and the Asymptotic Waveform Evaluation (AWE), by considering the resistances of transistors obtained as functions of threshold voltages variations of the transistors in the arrangement. A pre-characterization was performed in some logic gates according to their performance variability caused by variations in the threshold voltage of the transistors by running Monte Carlo simulations. Since there are several kinds of transistor networks arrangements and they present different behavior in terms of delay, power consumption, area and variability of these metrics, it is very useful to identify circuits with such arrangements of transistors that are less influenced by variations in their parameters. The delay variability modeling relies on (2K) DC simulations for the pull-up network, (2N) DC simulations for the pull-down network (K and N are the number of transistors in the pull-up and pull-down network, respectively) and on a single transient simulation for each gate, which take only a few seconds altogether. The goal of the whole analysis is to provide guidelines for the generation of optimal logic networks that present low sensitivity to variations in their parameters.

Doctor of Philosophy / Department of Mechanical and Nuclear Engineering / Gurpreet Singh / The inevitable depletion of fossil fuels and related environmental issues has led to exploration of alternative energy sources and storage technologies. Among various energy storage technologies, rechargeable metal-ion batteries (MIB) are at the forefront. One dominant factor affecting the performance of MIB is the choice of electrode material. This thesis reports synthesis of paper like electrodes composed for three representative layered materials (van der Waals sheets) namely reduced graphene oxide (rGO), molybdenum disulfide (MoS₂) and hexagonal boron nitride (BN) and their use as a flexible negative electrode for Li and Na-ion batteries. Additionally, layered or sandwiched structures of vdW sheets with precursor-derived ceramics (PDCs) were explored as high C-rate electrode materials. Electrochemical performance of rGO paper electrodes depended upon its reduction temperature, with maximum Li charge capacity of 325 mAh.g⁻¹ observed for specimen annealed at 900°C. However, a sharp decline in Na charge capacity was noted for rGO annealed above 500 °C. More importantly, annealing of GO in NH₃ at 500 °C showed negligible cyclability for Na-ions while there was improvement in electrode's Li-ion cycling performance. This is due to increased level of ordering in graphene sheets and decreased interlayer spacing with increasing annealing temperatures in Ar or reduction at moderate temperatures in NH₃. Further enhancement in rGO electrodes was achieved by interfacing exfoliated MoS₂ with rGO in 8:2 wt. ratios. Such papers showed good Na cycling ability with charge capacity of approx. 225.mAh.g⁻¹ and coulombic efficiency reaching 99%. Composite paper electrode of rGO and silicon oxycarbide SiOC (a type of PDC) was tested as high power-high energy anode material. Owing to this unique structure, the SiOC/rGO composite electrode exhibited stable Li-ion charge capacity of 543.mAh.g⁻¹ at 2400 mA.g⁻¹ with nearly 100% average cycling efficiency. Further, mechanical characterization of composite papers revealed difference in fracture mechanism between rGO and 60SiOC composite freestanding paper. This work demonstrates the first high power density silicon based PDC/rGO composite with high cyclic stability. Composite paper electrodes of exfoliated MoS₂ sheets and silicon carbonitride (another type of PDC material) were prepared by chemical interfacing of MoS₂ with polysilazane followed by pyrolysis . Microscopic and spectroscopic techniques confirmed ceramization of polymer to ceramic phase on surfaces on MoS₂. The electrode showed classical three-phase behavior characteristics of a conversion reaction. Excellent C-rate performance and Li capacity of 530 mAh.g⁻¹ which is approximately 3 times higher than bulk MoS₂ was observed. Composite papers of BN sheets with SiCN (SiCN/BN) showed improved electrical conductivity, high-temperature oxidation resistance (at 1000 °C), and high electrochemical activity (~517 mAh g⁻¹ at 100 mA g⁻¹) toward Li-ions generally not observed in SiCN or B-doped SiCN. Chemical characterization of the composite suggests increased free-carbon content in the SiCN phase, which may have exceeded the percolation limit, leading to the improved conductivity and Li-reversible capacity. The novel approach to synthesis of van der Waals sheets and its PDC composites along with battery cyclic performance testing offers a starting point to further explore the cyclic performance of other van der Waals sheets functionalized with various other PDC chemistries.

abstract: Total dose sensing systems (or radiation detection systems) have many applications, ranging from survey monitors used to supervise the generated radioactive waste at nuclear power plants to personal dosimeters which measure the radiation dose accumulated in individuals. This dissertation work will present two different types of novel devices developed at Arizona State University for total dose sensing applications. The first detector technology is a mechanically flexible metal-chalcogenide glass (ChG) based system which is fabricated on low cost substrates and are intended as disposable total dose sensors. Compared to existing commercial technologies, these thin film radiation sensors are simpler in form and function, and cheaper to produce and operate. The sensors measure dose through resistance change and are suitable for applications such as reactor dosimetry, radiation chemistry, and clinical dosimetry. They are ideal for wearable devices due to the lightweight construction, inherent robustness to resist breaking when mechanically stressed, and ability to attach to non-flat objects. Moreover, their performance can be easily controlled by tuning design variables and changing incorporated materials. The second detector technology is a wireless dosimeter intended for remote total dose sensing. They are based on a capacitively loaded folded patch antenna resonating in the range of 3 GHz to 8 GHz for which the load capacitance varies as a function of total dose. The dosimeter does not need power to operate thus enabling its use and implementation in the field without requiring a battery for its read-out. As a result, the dosimeter is suitable for applications such as unattended detection systems destined for covert monitoring of merchandise crossing borders, where nuclear material tracking is a concern. The sensitive element can be any device exhibiting a known variation of capacitance with total ionizing dose. The sensitivity of the dosimeter is related to the capacitance variation of the radiation sensitive device as well as the high frequency system used for reading. Both technologies come with the advantage that they are easy to manufacture with reasonably low cost and sensing can be readily read-out. / Dissertation/Thesis / Doctoral Dissertation Electrical Engineering 2017

No regime em nanoescala da tecnologia VLSI, o desempenho dos circuitos é cada vez mais afetado pelos fenômenos de variabilidade, tais como variações de parâmetros de processo, ruído da fonte de alimentação, ruído de acoplamento e mudanças de temperatura, entre outros. Variações de fabricação podem levar a diferenças significativas entre circuitos integrados concebidos e fabricados. Devido à diminuição das dimensões dos componentes, o impacto das variações de dimensão crítica tende a aumentar a cada nova tecnologia, uma vez que as tolerâncias de processo não sofrem escalonamento na mesma proporção. Muitos estudos sobre a forma como a variabilidade intrínseca dos processos físicos afeta a funcionalidade e confiabilidade dos circuitos têm sido realizados nos últimos anos. Uma vez que as variações de processo se tornam um problema mais significativo devido à agressiva redução da tecnologia, uma mudança da análise determinística para a análise estatística de projetos de circuitos pode reduzir o conservadorismo e o risco que está presente ao se aplicar a técnica tradicional. O objetivo deste trabalho é propor um método capaz de predizer a variabilidade no atraso de redes de transistores e portas lógicas sem a necessidade da realização de simulações estatísticas consideradas caras em termos computacionais. Este método utiliza o modelo de atraso de Elmore e a técnica de Asymptotic Waveform Evaluation (AWE), considerando as resistências dos transistores obtidas em função das variações das tensões de limiar dos transistores no arranjo. Uma pré-caracterização foi realizada em algumas portas lógicas de acordo com a variabilidade de seu desempenho causados por variações da tensão de limiar dos transistores a partir de simulações Monte Carlo. Uma vez que existem vários tipos de arranjos de redes de transistores e esses arranjos apresentam um comportamento diferente em termos de atraso, consumo de energia, área e variabilidade dessas métricas, torna-se muito útil identificar os circuitos nos quais as redes de transistores são menos influenciadas pelas variações em seus parâmetros. O modelamento da variabilidade do atraso é feita através de 2K simulações DC para a rede “pull-up”, 2N simulações DC para a rede “pull-down” (K e N são os números de transistores de cada rede) e uma simulação transiente para cada porta lógica, o que leva apenas alguns segundos no total. O objetivo de toda a análise é fornecer orientações para a geração de redes lógica ótimas que oferecem baixa sensibilidade às variações de seus parâmetros. / In the nanoscale regime of VLSI technology, circuit performance is increasingly affected by variational effects such as process variations, power supply noise, coupling noise and temperature changes. Manufacturing variations may lead to significant discrepancies between designed and fabricated integrated circuits. Due to the shrinking of design dimensions, the relative impact of critical dimension variations tends to increase with each new technology generation, since the process tolerances do not scale in the same proportion. Many studies on how the intrinsic variability of physical processes affect the functionality and reliability of the circuits have been done in recent years. Since the process variations become a more significant problem because of the aggressive technology scaling, a shift from deterministic to statistical analysis for circuit designs may reduce the conservatism and risk that is present while applying the traditional technique. The purpose of the work is to propose a method that accounts for the deviation in the performance of transistors networks and logic gates without the need of performing computationally costly simulations. The estimation method developed uses the Elmore Delay model and the Asymptotic Waveform Evaluation (AWE), by considering the resistances of transistors obtained as functions of threshold voltages variations of the transistors in the arrangement. A pre-characterization was performed in some logic gates according to their performance variability caused by variations in the threshold voltage of the transistors by running Monte Carlo simulations. Since there are several kinds of transistor networks arrangements and they present different behavior in terms of delay, power consumption, area and variability of these metrics, it is very useful to identify circuits with such arrangements of transistors that are less influenced by variations in their parameters. The delay variability modeling relies on (2K) DC simulations for the pull-up network, (2N) DC simulations for the pull-down network (K and N are the number of transistors in the pull-up and pull-down network, respectively) and on a single transient simulation for each gate, which take only a few seconds altogether. The goal of the whole analysis is to provide guidelines for the generation of optimal logic networks that present low sensitivity to variations in their parameters.

No regime em nanoescala da tecnologia VLSI, o desempenho dos circuitos é cada vez mais afetado pelos fenômenos de variabilidade, tais como variações de parâmetros de processo, ruído da fonte de alimentação, ruído de acoplamento e mudanças de temperatura, entre outros. Variações de fabricação podem levar a diferenças significativas entre circuitos integrados concebidos e fabricados. Devido à diminuição das dimensões dos componentes, o impacto das variações de dimensão crítica tende a aumentar a cada nova tecnologia, uma vez que as tolerâncias de processo não sofrem escalonamento na mesma proporção. Muitos estudos sobre a forma como a variabilidade intrínseca dos processos físicos afeta a funcionalidade e confiabilidade dos circuitos têm sido realizados nos últimos anos. Uma vez que as variações de processo se tornam um problema mais significativo devido à agressiva redução da tecnologia, uma mudança da análise determinística para a análise estatística de projetos de circuitos pode reduzir o conservadorismo e o risco que está presente ao se aplicar a técnica tradicional. O objetivo deste trabalho é propor um método capaz de predizer a variabilidade no atraso de redes de transistores e portas lógicas sem a necessidade da realização de simulações estatísticas consideradas caras em termos computacionais. Este método utiliza o modelo de atraso de Elmore e a técnica de Asymptotic Waveform Evaluation (AWE), considerando as resistências dos transistores obtidas em função das variações das tensões de limiar dos transistores no arranjo. Uma pré-caracterização foi realizada em algumas portas lógicas de acordo com a variabilidade de seu desempenho causados por variações da tensão de limiar dos transistores a partir de simulações Monte Carlo. Uma vez que existem vários tipos de arranjos de redes de transistores e esses arranjos apresentam um comportamento diferente em termos de atraso, consumo de energia, área e variabilidade dessas métricas, torna-se muito útil identificar os circuitos nos quais as redes de transistores são menos influenciadas pelas variações em seus parâmetros. O modelamento da variabilidade do atraso é feita através de 2K simulações DC para a rede “pull-up”, 2N simulações DC para a rede “pull-down” (K e N são os números de transistores de cada rede) e uma simulação transiente para cada porta lógica, o que leva apenas alguns segundos no total. O objetivo de toda a análise é fornecer orientações para a geração de redes lógica ótimas que oferecem baixa sensibilidade às variações de seus parâmetros. / In the nanoscale regime of VLSI technology, circuit performance is increasingly affected by variational effects such as process variations, power supply noise, coupling noise and temperature changes. Manufacturing variations may lead to significant discrepancies between designed and fabricated integrated circuits. Due to the shrinking of design dimensions, the relative impact of critical dimension variations tends to increase with each new technology generation, since the process tolerances do not scale in the same proportion. Many studies on how the intrinsic variability of physical processes affect the functionality and reliability of the circuits have been done in recent years. Since the process variations become a more significant problem because of the aggressive technology scaling, a shift from deterministic to statistical analysis for circuit designs may reduce the conservatism and risk that is present while applying the traditional technique. The purpose of the work is to propose a method that accounts for the deviation in the performance of transistors networks and logic gates without the need of performing computationally costly simulations. The estimation method developed uses the Elmore Delay model and the Asymptotic Waveform Evaluation (AWE), by considering the resistances of transistors obtained as functions of threshold voltages variations of the transistors in the arrangement. A pre-characterization was performed in some logic gates according to their performance variability caused by variations in the threshold voltage of the transistors by running Monte Carlo simulations. Since there are several kinds of transistor networks arrangements and they present different behavior in terms of delay, power consumption, area and variability of these metrics, it is very useful to identify circuits with such arrangements of transistors that are less influenced by variations in their parameters. The delay variability modeling relies on (2K) DC simulations for the pull-up network, (2N) DC simulations for the pull-down network (K and N are the number of transistors in the pull-up and pull-down network, respectively) and on a single transient simulation for each gate, which take only a few seconds altogether. The goal of the whole analysis is to provide guidelines for the generation of optimal logic networks that present low sensitivity to variations in their parameters.

Made available in DSpace on 2014-06-12T16:00:21Z (GMT). No. of bitstreams: 2 arquivo6382_1.pdf: 1199374 bytes, checksum: 78b2ba1300376c98f84377424d0fbb20 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2007 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / Esta dissertação avalia o comportamento e o desempenho de aplicações VoIP (Skype, GTalk), quando submetidas a condições variadas da rede. Em um ambiente controlado de rede, foram configurados diferentes valores para parâmetros críticos, como capacidade do enlace, atraso, perda de pacotes e variação do atraso. O trabalho adotou a qualidade do áudio recebido como principal métrica de desempenho cujo cômputo foi efetuado pelo algoritmo PESQ MOS. Ao invés de eleger a melhor aplicação VoIP, este trabalho procura analisar vários aspectos de desempenho e pontuar as qualidades e deficiências apresentadas nos cenários avaliados