La surface occupée par la mémoire et la circuiterie digitale dans une carte à puce est prépondérante, ce qui motive l'utilisation de technologies à forte densité, mais impliquant une tension d'alimentation Vdd en dessous du volt. Par ailleurs, les cartes à puces étant destinées à des applications nomades, leur consommation est limitée alors que les fonctionnalités demandées deviennent plus nombreuses, ce qui nécessite de diminuer la consommation de chaque fonction élémentaire. Ainsi, le concepteur est amené à dimensionner des cellules analogiques fonctionnant sous spécifications nanowatt (faible tension d'alimentation - au plus 1 Volt - et faible consommation - quelques dizaines à quelques centaines de nano-ampères - ). Cette étude traite de l'élaboration d'une méthodologie de conception de circuits analogiques nanowatt, et de son application au domaine de la carte à puce. La méthodologie développée a été appliquée à des architectures autopolarisées et à polarisation fixée. Les circuits dimensionnés sous spécifications nanowatt, ont été simulés avec Spectre et les paramètres BSIM3v3 de la technologie CMOS 0.15µm de la société ATMEL. Les transistors qui ont été utilisés sont des transistors haute tension (HV oxyde épais). Les résultats de simulation se sont révélés cohérents avec les performances prédites par la méthodologie. Les mesures expérimentales ont confirmé l'aptitude de la méthodologie au dimensionnement de circuits sous spécifications nanowatt.

Les systèmes embarqués représentent une part de plus en plus importante du marché semiconducteurs. Les systèmes embarqués visent des applications plus gourmandes en capacité de calcul, augmentant du même coup la surface de silicium et l'énergie dissipée. Un des problèmes de la conception système est le patitionnement d'applications qui requiert l'utilisation de méthodes complexes. En effet, le partitionnement sous contraintes de temps, basé sur un algorithme d'ordonnancement avec un objectif de minimisation de la surface de silicium ou de la consommation est un problème NP-difficile. Ce travail de thèse étudie la prise en compte de la consommation (énergie et pic de puissance) lors de la conception globale de systèmes autonomes.<br />Une première étude consiste à estimer la consommation des divers composants d'une architecture SoC. Puis, nous nous sommes intéressés aux deux étapes principales des méthodes de partitionnement : l'allocation et l'ordonnancement. En particulier,<br />la technique d'ajustement conjoint de la tension et de la fréquence est considérée dans l'ordonnancement pour minimiser l'énergie. A la suite de ces optimisations, une gestion des modes basse consommation est réalisée, ayant pour objectif de mettre les processeurs en état de repos ou repos profond dès que la possibilité se présente, ce changement de mode permettant de gagner en consommation. Ce travail a été testé sur divers exemples, comme une application de détection de mouvement sur fond d'images<br />fixes pour caméra embarquée.

Le besoin securitaire lie au developpement des cartes a puce intelligentes impose de fortes contraintes quant a la robustesse de fonctionnement de ces dispositifs afin de garantir des performances optimales dans un environnement sans cesse perturbe. Depuis Trois ans, des effets d'annonces, suivies de prudentes introductions commerciales, se sont multiplies pour promouvoir aupres des operateurs telecoms un nouveau concept de carte SIM : une carte, Mega, Very Large ou SuperSIM, offrant des capacites memoires etendues aptes a supporter de nouveaux services de gestion de contenus et, surtout, disposant d'un protocole de communication bien plus rapide que celui specifie par l'ISO7816-3 (9, 6kbits/s en standard). L'augmentation de ce taux de transfert est donc un enjeu important pour ce marche. Une des solutions envisagees serait d'utiliser la performance de la norme USB (Universal Serial Bus) qui est une interface rapide, bidirectionnelle, isochrone et de faible cout, dont les connections sont gerees dynamiquement. En depit de sa simplicite, cette solution a un cout. En effet, l'isochronisme n'est pas assure par le transfert d'une base de temps au travers de la connexion. Ainsi le lecteur et l'element connecte (host et device) doivent generer leurs propre reference. Cependant, celles-ci doivent avoir une precision compatible, aussi bien au niveau des taux de transfert que du nombre d'elements faisant partie de la chaine de communication. L'objectif de cette these est d'une part, la recherche de solutions innovantes et de faible cout permettant la recuperation d'horloge lors de la transmition de donnees entre la carte a puce et son lecteur en se servant du protocole USB, et d'autre part, de demontrer la faisabilite de la solution par l'implementation d'une structure robuste, a faible puissance, pour les applications Smart-Card.

L'exposition du public au gaz radon 222Rn fait l'objet d'une attention croissante. Les méthodes traditionnelles de détection de radon étant soit peu flexibles, soit très chères, cette thèse présente le développement d'un dispositif électronique compact et autonome qui s'appuie sur les progrès récents en microélectronique pour la physique des particules. Le coeur du dispositif est un circuit intégré CMOS original (basse tension, faible consommation) qui assure à la fois les fonctions de capteur et de traitement. Les premiers tests, d'efficacité et en sources de particules alpha, s'appuient sur des simulations détaillées (TRIM, GEANT IV). Différents prototypes de cartes électroniques ont été développés pour d'une part la détection passive de radon à différentes concentrations et d'autre part la détection supplémentaire des descendants sur aérosols 218Po et 214Po qui contribuent de façon importante à l'irradiation α interne".Le système final est une carte miniaturisée au format CB, qui comprend quatre circuits pour la détection simultanée de radon et de ses descendants solides. Une excellente linéarité a été obtenue jusqu'à 80 kBq.m-3 sur le banc de test BACCARA au Laboratoire de Mesure des Aérosols de l‘IRSN à Saclay. Un circuit de deuxième génération est également proposé

Avec les progrès technologiques en microéléctronique, les méthodes de conception traditionnelles {\og}tout synchrone{\fg} atteignent leurs limites. Une solution efficace pour résoudre ce problème est de diviser un circuit en plusieurs domaines d'horloge indépendants et de faire communiquer leurs composants avec un réseau sur puce asynchrone. Toutefois, la généralisation de cette solution est limitée par le manque d'outils adaptés à la conception de circuits asynchrones complexes tels que des réseaux sur puce asynchrones. Une contribution de cette thèse, pour pallier cette limitation, a été de développer la bibliothèque ASC qui permet de modéliser fidèlement en SystemC des circuits asynchrones insensibles aux délais. Des facilités de traçage basées sur un modèle de temps distribué ont également été développées pour être en mesure de valider par simulation le comportement d'un modèle ASC. Une dernière contribution de cette thèse a été de définir une méthode de présynthèse des structures de choix qui prennent en compte efficacement les primitives de synchronisation spécifiques aux circuits asynchrones.

Les circuits microélectroniques sécuritaires sont de plus en plus présents dans notre quotidien (carte à puce, carte SIM) et ils renferment des informations sensibles qu'il faut protéger (numéro de compte, clé de chiffrement, données personnelles).<br /> Récemment, des attaques sur les algorithmes de cryptographie basées sur l'utilisation de fautes ont fait leur apparition. L'ajout d'une faute lors d'un calcul du circuit permet d'obtenir un résultat faux. À partir d'un certain nombre de résultats corrects et de résultats faux correspondants, il est possible d'obtenir des informations secrètes et dans certains cas des clés cryptographiques complètes.<br /> Cependant, les perturbations physiques utilisées en pratique (impulsion laser, radiations, changement rapide de la tension d'alimentation) correspondent rarement aux types de fautes nécessaires pour réaliser ces attaques théoriques.<br /> Dans ce travail, nous proposons une méthodologie pour tester les circuits face aux attaques par faute en utilisant de la simulation. L'utilisation de la simulation permet de tester le circuit avant la réalisation physique mais nécessite beaucoup de<br />temps. C'est pour cela que notre méthodologie aide l'utilisateur à choisir les fautes les plus importantes pour réduire significativement le temps de simulation.<br /> L'outil et la méthodologie associée ont été testés sur un circuit cryptographique (AES) en utilisant un modèle de faute utilisant des délais. Nous avons notamment montré que l'utilisation de délais pour réaliser des fautes permet de générer des fautes correspondantes à des attaques connues.

Dans cette thèse, nous proposons un flot de conception pour le développement d'applications de traitement du signal systématique implémentées sur FPGA. Nous utilisons une approche Ingénierie Dirigée par les Modèles (IDM) pour la mise en oeuvre de ce flot de conception, dont la spécification des applications est décrite en UML. La première contribution de cette thèse réside dans la création d'un métamodèle isolant les concepts utilisés au niveau RTL. Ces concepts sont extraits d'implémentations matérielles dédiées de tâches à fort parallélisme de données. Par ailleurs, ce métamodèle considère la technologie d'implémentation FPGA et propose différents niveaux d'abstractions d'un même FPGA. Ces multiples niveaux d'abstractions permettent un raffinement des implémentations matérielles.<br /><br />La seconde contribution est le développement d'un flot de compilation permettant la transformation d'une application modélisée à haut niveau d'abstraction (UML) vers un modèle RTL. En fonction des contraintes de surfaces disponibles (technologie FPGA), le flot de conception optimise le déroulement des boucles et le placement des tâches. Le code VHDL produit est directement simulable et synthétisable sur FPGA. À partir d'applications modélisées en UML, nous produisons automatiquement un code VHDL.<br /><br />Le flot de conception proposé a été utilisé avec succès dans le cadre de sécurité automobile ; un algorithme de détection d'obstacles a été automatiquement généré depuis sa spécification UML.

Les travaux présentés dans ce document portent sur la vérification<br />de modèles de systèmes sur puce, au niveau transactionnel (TLM).<br />Nous présentons le niveau transactionnel et ses variantes, et<br />rappelons en quoi ce nouveau niveau d'abstraction est aujourd'hui<br />nécessaire en plus du niveau de transfert de registre (RTL) pour<br />répondre aux contraintes de productivités et de qualités de plus en<br />plus fortes, et comment il s'intègre dans le flot de conception.<br /><br />Nous présentons un nouvel outil, LusSy, permettant la vérification<br />formelle de modèles transactionnels écrits en SystemC. Sa structure<br />interne s'apparente à celle d'un compilateur: Une partie frontale,<br />Pinapa, qui lit le programme source, une extraction de la<br />sémantique, Bise, dans notre formalisme intermédiaire \hpiom, une<br />série d'optimisations dans le composant Birth, et des générateurs<br />de code pour les outils de preuves pour Lustre et SMV.<br /><br />Lussy est conçu et écrit de manière à avoir aussi peu de limitation<br />que possible sur la forme du code SystemC accepté en entrée. \pinapa<br />utilise une approche innovante qui lui permet de s'affranchir de la<br />plupart des limitations dont souffrent les outils similaires.<br />L'extraction de la sémantique implémente plusieurs constructions TLM<br />qu'aucun autre outil disponible aujourd'hui ne gère. Il ne demande<br />pas d'annotation manuelle du code source, toute la chaîne étant<br />entièrement automatisée.<br /><br />Lussy est capable de prouver formellement des propriétés sur des<br />modèles de petites taille, et ses composants sont réutilisables pour<br />des outils de preuve compositionnelle, ou d'analyse de code autre<br />que le model-checking qui passeront mieux à l'échelle que l'approche<br />actuelle.<br /><br />Nous présentons les principes de chaque étape de la transformation,<br />ainsi que notre implémentation. Les résultats sont donnés pour des<br />exemples simples et petits, et pour une étude de cas de taille<br />moyenne, EASY. Les expérimentations avec Lussy nous ont permis de<br />comparer les différents outils de preuves que nous avons utilisés,<br />et d'évaluer l'efficacité des optimisations que nous avons<br />implémentées.

Dans les expériences de puces à atomes, des gaz froids d'atomes alcalins peuvent être maintenus dans un piège magnétique à une distance de quelques microns d'une surface conductrice. La présence de la surface peut se révéler gênante pour le piégeage. En effet, les fluctuations du champ magnétique induites par le bruit de courant dans la puce engendrent des pertes et diminuent le temps de vie de l'échantillon dans le piège quand le nuage se rapproche de la surface. Ce bruit magnétique de champ proche est dû à la résistivité du conducteur métallique utilisé pour le piégeage. L'une des solutions à ce problème pourrait être l'utilisation de supraconducteurs.<br /><br />Cette thèse présente la première expérience de puce à atomes supraconductrice. Nous avons en particulier obtenu le premier condensat de Bose-Einstein au voisinage d'un fil de niobium. Le condensat est composé d'environ 10.000 atomes à une température de 100 nK, à 50 micromètres de la surface de la puce. Les résultats obtenus au cours de ce travail montrent donc la faisabilité de la condensation de Bose-Einstein à quelques dizaines de microns d'une surface supraconductrice.<br /><br />Nous avons également calculé l'effet sur les atomes piégés du bruit de champ proche créé par la dynamique du réseau de vortex dans le supraconducteur. La dissipation dans les zones normales n'est pas négligeable, mais le temps de vie calculé reste très au-dessus des temps de vie mesurés au voisinage de conducteurs normaux. Ces prévisions théoriques confèrent aux puces à atomes supraconductrices un réel potentiel en termes d'applications des micropièges magnétiques très confinants. Ainsi, nous prévoyons par exemple de coupler le nuage atomique à des dispositifs supraconducteurs quantiques mésoscopiques, comme des cavités linéaires ou des SQUIDs.

Le contrôle de tous les degrés de liberté d'un système simple est un objectif intéressant tant sur le plan fondamental qu'au niveau des applications, à l'information quantique par exemple. Nous avons<br />entrepris la construction d'un dispositif expérimental visant à piéger des atomes de Rydberg circulaires au voisinage d'éléments micro-fabriqués en surface d'une puce. La source primaire de Rubidium est un jet atomique vertical fournissant un flux d'atomes<br />lents. Nous démontrons la possibilité de réaliser la séquence expérimentale suivante. Les atomes sont tout d'abord recapturés à l'intérieur d'un cryostat à Hélium pompé au sein duquel a lieu la suite des manipulations. L'utilisation de techniques de<br />micro-piégeage atomique à la surface d'une puce permet ensuite la préparation d'un nuage froid et dense de Rubidium. Après un processus d'excitation composé de plusieurs échelons lasers et radiofréquences on obtient un atome de Rydberg circulaire unique grâce au phénomène de blocage dipolaire. Cet atome est finalement confiné dans un piège électrique dynamique tirant parti de l'extrême<br />polarisabilité des états atomiques utilisés. Une technique « d'habillage micro-onde » réduit la différence de polarisabilité entre deux niveaux donnés, autorisant ainsi le maintien d'une<br />cohérence quantique sur un temps de l'ordre de la seconde. Le temps de vie atomique est également prolongé grâce à l'inhibition de l'émission spontanée due à la proximité de surfaces métalliques. En<br />dernier lieu, la mesure de l'état atomique final après interaction est effectuée en détectant l'électron d'ionisation grâce à un compteur supraconducteur.