Tα σύγχρονα τηλεπικοινωνιακά συστήματα έχουν υιοθετήσει κώδικες διόρθωσης λαθών με στόχο να αυξήσουν της αξιοπιστία των συστημάτων κατά τη μετάδοση πληροφορίας. Οι LDPC (Low-Density-Parity-Check codes) κώδικες είναι μία κατηγορία κωδίκων που πρόσφατα άρχισαν να απασχολούν την επιστημονική κοινότητα κι αυτό γιατί διαθέτουν εξαιρετικές επιδόσεις. Οι κώδικες αυτοί είναι γραμμικοί block κώδικες με απόδοση πολύ κοντά στο όριο του Shannon. Επιπλέον, ο εύκολος παραλληλισμός της διαδικασίας αποκωδικοποίησής τους, τους καθιστά κατάλληλους για υλοποίηση σε υλικό.
Στην παρούσα διπλωματική μελετήθηκαν αρχικά τα ιδιαίτερα χαρακτηριστικά και οι παράμετροι των κωδίκων αυτών. Ο στόχος ήταν να σχεδιαστεί ένας αποκωδικοποιητής που να υποστηρίζει τα χαρακτηριστικά των LDPC κωδίκων που έχουν υιοθετηθεί από το DVB-S2. Με αυτό το στόχο υλοποιήθηκε στο System Generator(εργαλείο του Xilinx) ένας ημιπαράλληλος αποκωδικοποιητής. Η ημιπαράλληλη αρχιτεκτονική επιτρέπει καταλαμβάνοντας μικρή περιοχή του υλικού να δημιουργηθεί ένας αποκωδικοποιητής που να είναι εφικτό να χρησιμοποιείται από οποιοδήποτε κώδικα με χρήση των ίδιων λειτουργικών μονάδων και διαφορετικών μονάδων ελέγχου. Στην αποκωδικοποίηση χρησιμοποιήθηκε ο Min-Sum αλγόριθμος καθώς αυτός προσφέρει χαμηλή πολυπλοκότητα χωρίς να θυσιάζει αρκετά σε επίπεδο απόδοσης. Η σωστή λειτουργία ολόκληρου του σχεδιασμού επιβεβαιώθηκε με εξομοιώσεις στη Matlab. / Modern telecommunication systems have adopted error correction codes in order tor improve the reliability during information transmission. LDPC (Low-Density-Parity-Check codes) are a special group of codes with extremely good performance. These codes are linear block codes with performance near to the theoretical Shannon limit. Furthermore, the fact that the procedure of the decoding is easily parallelism makes them suitable for implementation on hardware.
At the beginning of this thesis, the special characteristics and the parameters of these codes were stated. The main aim was to design a decoder that can be used for the DVB-S2 system. So, it was designed at System Generator a semi parallel decoder. The implementation of this architecture allows every code (block size, code rate) to be decoded, using the same functional units and different control units. Moreover this implementation requires small area but it is not possible to succeed high throughput. For the decoding process, Min-Sum Algorithm has been used, as it is the less complex algorithm for hardware implementations.The design has been successfully verified with simulations using Matlab.
| Identifer | oai:union.ndltd.org:upatras.gr/oai:nemertes:10889/2096 |
| Date | 20 October 2009 |
| Creators | Κορδώνη, Μαρίνα |
| Contributors | Αντωνακόπουλος, Θεόδωρος, Kordoni, Marina, Καλύβας, Γρηγόριος, Αντωνακόπουλος, Θεόδωρος |
| Source Sets | University of Patras |
| Language | gr |
| Detected Language | Greek |
| Type | Thesis |
| Rights | 0 |
Page generated in 0.0015 seconds