Cette thèse présente un récepteur IF vers DC basé sur le sous-échantillonnage pour applications à 60 GHz. Un arrangement particulier dans le plan de fréquence autorise l'intégration du filtrage canal directement à l'intérieur de l'échantillonneur. La conversion basse, le filtrage canal ainsi que la démodulation IQ sont rassemblés en une seule opération sans cout additionnel en termes de surface ou de puissance. L'étude théorique de l'échantillonneur et son intégration dans un récepteur complet à 60 GHz est détaillée dans cette thèse. Une étude avancée est faite pour les points critiques de l'architecture : la génération de la fenêtre d'intégration, de la démodulation IQ, du repliement de bruit ainsi que de l'effet de la gigue de l'horloge d'échantillonnage. L'architecture proposée est validée par des simulations et remplit les contraintes données par les standards définis pour les communications autour de 60 GHz. Le résultat de cette étude système est que le sous échantillonnage est une technique applicable pour les systèmes à large bande passante et à cadence de données élevé. Un prototype a été développé en technologie 28nm CMOS. Il montre que l'opération de sous-échantillonnage est fonctionnelle à la fréquence d'intérêt : échantillonnage à 7.04 GHz d'un signal RF autour de 21.12 GHz. Un flux de données BPSK ou QPSK à 1.76 GHz peut être décodé avec un taux d'erreur binaire inférieur à 10-3 pour des puissances d'entrée entre -10 et 5 dBm. Les mesures ont également montré que le système est capable de recevoir des canaux adjacents à une puissance équivalente à celle du canal d'intérêt avec un effet minimum sur le taux d'erreur binaire grâce aux échantillonneurs en courant. / This thesis presents an IF to DC receiver based on subsampling for 60 GHz applications. A particular arrangement of the frequency plan allows embedded anti-alias filtering. Down-conversion, channel filtering and IQ demodulation are merged into a unique operation at no extra cost in terms of area and power consumption. The theoretical analysis of the proposed charge-domain quadrature subsampler and its integration into a complete 60 GHz receiver is detailed in this thesis. Advanced analysis is made for critical points of the architecture: generation of the integration windows, IQ demodulation, noise folding and effect of clock jitter. The proposed architecture is validated by simulations and complies with the requirements of the standards for 60 GHz wireless communications. The result of this study shows that sub-sampling is suitable for high bandwidth and high data-rate receiver systems. The prototype has been designed in 28 nm CMOS technology. It shows that the subsampling operation is fully functional up to the frequency of interest : sampling at 7.04 GHz an RF signal around 21.12 GHz. Modulated BPSK and QPSK data streams at 1.76 GHz can be received with a BER below 10-3 for input powers from -10 dBm to 5 dBm. Measurements have also shown that adjacent channels at power equivalent to the channel of interest can be received with minimum decreasing of the bit error rate thanks to charge domain subsamplers.
| Identifer | oai:union.ndltd.org:theses.fr/2013LIL10135 |
| Date | 19 December 2013 |
| Creators | Grave, Baptiste |
| Contributors | Lille 1, Kaiser, Andreas, Frappé, Antoine |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | English |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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