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Previous issue date: 2016-03-04 / Although the advancement of semiconductor technology enable the fabrication of
devices with increasingly reduced propagation delay, potentially leading to higher operating
frequencies, manufacturing process variability grows very aggressively in modern processes. To cope with growing variability phenomena, significant delay margins need to be added to clock signal?s periods, to ensure timing closure, which limits performance gains and constrains power efficiency. Among the several techniques that have been explored in the last decades to address these problems, three are quite relevant and promising either in isolation or combined: voltage scaling, asynchronous circuits and resilient architectures. This work investigates how voltage scaling affects circuit path delays, and produces three sets of original contributions. The first set establishes a technique to ensure that circuits synthesized with a reduced library achieve results comparable to the full library, while keeping functionality at low supply voltages. The second set of contributions composes a method to extend the voltage corners supported by standard cell libraries. This takes place through new library characterization techniques. The third set of contributions provides insights on the effects of voltage scaling in the design of resilient circuits. This analysis evaluates supply voltages in super- and sub-threshold levels. / Embora o avan?o da tecnologia de semicondutores permita a fabrica??o de dispositivos
com atrasos de propaga??o reduzidos, potencialmente habilitando o aumento da
frequ?ncia de opera??o, as varia??es em processos de fabrica??o modernos crescem de
forma muito agressiva. Para lidar com este problema, significativas margens de atraso devem
ser adicionadas ao per?odo de sinais de rel?gio, limitando os ganhos em desempenho
e a efici?ncia energ?tica do circuito. Entre as diversas t?cnicas exploradas nas ?ltimas d?cadas
para amenizar esta dificuldade, tr?s se destacam como relevantes e promissoras,
isoladas ou combinadas: a redu??o da tens?o de alimenta??o, o uso de projeto ass?ncrono
e arquiteturas resilientes. Este trabalho investiga como a redu??o de tens?o de alimenta??o
afeta os atrasos de caminhos em circuitos digitais, e produz tr?s contribui??es originais. A
primeira ? a defini??o uma t?cnica para garantir que circuitos sintetizados com um conjunto
reduzido de c?lulas atinjam resultados comparaveis aos da biblioteca completa, mantendo
a sua funcionalidade mesmo quando alimentados por tens?es reduzidas. A segunda ? a
composi??o de um m?todo para estender o suporte a n?veis de tens?o de alimenta??o para
bibliotecas de c?lulas padr?o providas por fabicantes de CIs, atrav?s de novas t?cnicas de
caracteriza??o de bibliotecas. A terceira ? a an?lise dos efeitos do escalamento de tens?o
no projeto de circuitos resilientes, considerando tens?es de alimenta??o superiores e
inferiores ? tens?o de limiar dos transistores.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede2.pucrs.br:tede/6615 |
| Date | 04 March 2016 |
| Creators | Gibiluka, Matheus |
| Contributors | Calazans, Ney Laert Vilar |
| Publisher | Pontif?cia Universidade Cat?lica do Rio Grande do Sul, Programa de P?s-Gradua??o em Ci?ncia da Computa??o, PUCRS, Brasil, Faculdade de Inform?tica |
| Source Sets | IBICT Brazilian ETDs |
| Language | English |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | 1974996533081274470, 600, 600, 600, -3008542510401149144, 3671711205811204509 |
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