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CRISTOVÃO MÁCIO DE OLIVEIRA LIMA FILHO - DISSERTAÇÃO PPGEE 2010..pdf: 2095765 bytes, checksum: 1c2232fd0f1557df7308e04bad6426c2 (MD5) / Made available in DSpace on 2018-08-20T19:33:13Z (GMT). No. of bitstreams: 1
CRISTOVÃO MÁCIO DE OLIVEIRA LIMA FILHO - DISSERTAÇÃO PPGEE 2010..pdf: 2095765 bytes, checksum: 1c2232fd0f1557df7308e04bad6426c2 (MD5)
Previous issue date: 2010-06-09 / Esta dissertação descreve o desenvolvimento de um leiaute de uma nova arquitetura de
multiplicador em corpos finitos baseada no multiplicador de Mastrovito. Tal arquitetura
tem como unidades de processamento as portas de limiar linear, que é o elemento básico
de uma rede neural discreta. As redes neurais discretas implementadas com portas de limiar linear permitem reduzir
a complexidade de certos circuitos antes implementados com lógica tradicional (Portas
AND, OR e NOT). Com isso, a idéia de estender o uso de portas de limiar linear em
operações aritméticas em corpos finitos se torna bastante atraente. Assim, para
comprovar de forma prática, a eficiência das portas de limiar linear, a arquitetura de um
multiplicador em GF(24), proposta em (LIDIANO - 2000), foi implementada utilizando
as ferramentas de desenho de leiaute de circuito integrado da Mentor Graphics®. Os resultados da simulação do leiaute do circuito integrado do multiplicador em GF(24)
são apresentados. Os mesmos indicaram um desempenho abaixo do esperado, devido a
complexidade espacial do multiplicador em GF(2n) com 4=n não ser suficiente para
que as vantagens da implementação com portas de limiar linear sejam visualizada. / This dissertation describes the development of a layout of new multiplication
architecture in Galois field based on the Mastrovito multiplier. The processing unit of
this new architecture is a threshold logic gate, which is a basic element of a discrete
neural network. The discrete neural network built with threshold logic gates allow reduce de complexity
of a certain circuits once built using traditional boolean gates (AND, OR and NOT).
Therewith, the idea of extending the advantages of the threshold logic gates for
arithmetic operations in Galois field to become very attractive. Thus, to confirm into
practice form, the advantages of the threshold logic gates, a multiplier architecture in
GF(24), proposed in (LIDIANO - 2000), was implemented using the integrated circuit
layout tools of Mentor Graphics®. The results from simulations of the layout of multiplier in GF(24) are presented. These results indicated a low performance, due to the space complexity of GF(2n) multiplier with n = 4 is not enough for show the advantages of the multiplier implementation with threshold logic gates.
| Identifer | oai:union.ndltd.org:IBICT/oai:localhost:riufcg/1504 |
| Date | 20 August 2018 |
| Creators | LIMA FILHO, Cristóvão Mácio de Oliveira. |
| Contributors | FREIRE, Raimundo Carlos Silvério., ASSIS, Francisco Marcos de., FONTGALLAND, Glauco., GURJÃO, Edmar Candeia., SOUZA, Antonio Augusto Lisboa de. |
| Publisher | Universidade Federal de Campina Grande, PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA, UFCG, Brasil, Centro de Engenharia Elétrica e Informática - CEEI |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Biblioteca de Teses e Dissertações da UFCG, instname:Universidade Federal de Campina Grande, instacron:UFCG |
| Rights | info:eu-repo/semantics/openAccess |
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