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Previous issue date: 2016-12-01 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES# / #2075167498588264571# / #600 / The HEVC video compression standard is one of the newest standards. It achieves higher compression
ratio compared to existing standards and doubles the compression ratio of the previous
standard, the H.264/AVC (Advanced Video Coding). In video encoder, the Motion Estimation
and Intra Prediction modules are present and uses intensively the follow similarity metrics
for mode decision: the Sum of Absolute Differences and the Sum of Absolute Transformed
Differences. The intense use of these metrics represents the major part of the computational
complexity of the HEVC video encoder. The aim of this work is to explore hardware architectures
for SAD and SATD similarity metrics using power consumption reduction techniques.
For the SATD metric two studies were performed: the first study focuses on the architectural
exploration at different levels of parallelism of the 8x8 Hadamard Transform; the second study
aims at the implementation of architectures based on multiple sizes of the Hadamard Transform.
As power reduction techniques, adders compressor were used in the SATD architectures.
Adders compressor were also used in different recombinations of SAD metric. All architectures
presented in this work were implemented in hardware description language VHDL and
synthesized for ASIC in Nangate’s 45nm technology using the Cadence RTL Compiler tool.
The power estimation of the architectures was obtained using real inputs extracted from the reference
software of the HEVC standard. Comparative analyzes were performed between these
architectures, as well as comparisons with architectures state-of-the-art. The architectures using
adders/subtractors compressors compared to architectures using adder from the synthesis tool
have a power reduction of 16.3 % for the sequential, 21.1 % for the semi-parallel and 26.6 %
for the parallel for the SATD based on HT 8x8 and 10.07 % for SATD based on multiple sizes
of HT. For the SAD architecture using 8: 2 compressor adders the power reduction was 61.8 %. / O padrão de compressão de vídeo HEVC (High Efficiency Video Coding) é um dos mais novos
padrões desenvolvidos. Ele alcança taxas de compressão de vídeo maiores em relação aos outros
padrões já existentes e dobra a taxa de compressão comparado ao padrão anterior, o H.264/AVC
(Advanced Video Coding). No codificador de vídeo, os módulos de Estimação de Movimento
e Predição Intra estão presentes e utilizam intensamente as seguintes métricas de similaridade
para decisão de modo de codificação: a SAD (Sum of Absolute Differences) e a SATD (Sum
of Absolute Transformed Differences). O uso intenso destas métricas representa a maior parte
da complexidade computacional do codificador de vídeo HEVC. O objetivo deste trabalho é
explorar arquiteturas de hardware para as métricas de similaridade SAD e SATD utilizando
técnicas de redução do consumo de potência. Para a métrica SATD foram realizados dois estudos:
o primeiro estudo foca na exploração arquitetural em diferentes níveis de paralelismo da
Transformada Hadamard 8x8; o segundo estudo visa a implementação de arquiteturas baseadas
em múltiplos tamanhos da Transformada Hadamard. Como técnicas de redução de potência,
foram utilizados somadores compressores nas arquiteturas de SATD. Também foram utilizados
somadores compressores em diferentes recombinações em arquitetura da métrica SAD. Todas
arquiteturas apresentadas neste trabalho foram implementadas em linguagem de descrição de
hardware VHDL e sintetizadas para ASIC na tecnologia 45nm da Nangate utilizando a ferramenta
Cadence RTL Compiler. A estimação de potência das arquiteturas foi obtida utilizando
entradas reais extraídas do software de referência do padrão HEVC. Foram realizadas análises
comparativas entre estas arquiteturas, assim como comparações com arquiteturas estado-daarte.
As arquiteturas utilizando somadores/subtratores compressores em comparação às arquiteturas
utilizando somadores da ferramenta de síntese apresentam uma redução de potência de
16,3% para a sequencial, 21,1% para a semi-paralela e 26,6% para a paralela para SATD baseada
na HT 8x8 e 10,07% para a SATD baseada em múltiplos tamanhos da HT. Para a arquitetura
de SAD utilizando somadores compressores 8:2 a redução de potência foi de 61,8%.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede.ucpel.edu.br:tede/575 |
| Date | 01 December 2016 |
| Creators | Silveira, Bianca Santos da Cunha da |
| Contributors | Costa, Eduardo Antônio César da, Almeida, Sérgio José Melo de, Rosa, Vagner Santos da |
| Publisher | Universidade Catolica de Pelotas, Mestrado em Engenharia Eletronica e Computacao#, #8441657112416264052#, #600, UCPel, Brasil, Centro de Ciencias da Saude#, #-7432574962795991241#, #600 |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações do UCpel, instname:Universidade Católica de Pelotas, instacron:UCPEL |
| Rights | info:eu-repo/semantics/openAccess |
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