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Previous issue date: 2015-05-19 / Existem várias técnicas para a otimização de atributos de circuitos integrados. O foco atual dessas técnicas é a minimização da área do circuito em questão. Porém, as técnicas existentes possuem diversas etapas que precisam ser melhoradas, entre elas a etapa de Mapeamento Tecnológico (MT). O Mapeamento Tecnológico é uma etapa crucial no processo de síntese lógica, pois ele define qual conjunto de elementos lógicos serão utilizados para implementar o circuito na tecnologia alvo. Na literatura existem várias abordagens diferentes para otimização da etapa de mapeamento e atualmente as metodologias iterativas estão se popularizado. Esta dissertação propõe uma nova abordagem para o Mapeamento Tecnológico de Field Programmable Gate Arrays (FPGAs), baseada em técnicas de otimização de Inteligência Artificial (IA), mais especificamente a técnica de Têmpera Simulada. A utilização de uma técnica de IA no Mapeamento Tecnológico é uma abordagem promissora pois se diferencia fortemente das técnicas já existentes, devido aos fatores de aleatoriedade em técnicas de otimização baseados em IA. A abordagem elaborada age em uma etapa do mapeamento chamada de cobertura, criando uma solução para o circuito baseada no número de cortes-K necessários para uma cobertura total do mesmo. Cada corte-K pode ser diretamente relacionado a uma Look-Up Table(LUT) da tecnologia FPGA, permitindo assim a geração de um circuito com a lógica equivalente a requisitada. Essa abordagem foi implementada na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para o MT. Foram realizados testes em 85 benchmarks dos pacotes ISCAS85 e MCNC91, amplamente conhecidos na área e frequentemente utilizados para testes de desempenho de novas abordagens. Os testes realizados apresentaram resultados promissores, mostrando que a abordagem desenvolvida consegue encontrar soluções comparáveis em vários casos a ferramenta ABC, considerada estado-da-arte no processo de MT. Os resultados obtidos pela abordagem proposta obtiveram melhoras em aproximadamente 19% dos casos avaliados com K=4 e 26% dos casos com K=5 sobre os resultados do ABC. / Currently there are several techniques for integrated circuit’s atribute optimization. The current focus of these techniques is to minimize the area of the given circuit. These current techniques, however, have several stages that need improvement, including the Technology Mapping stage. The technology mapping is a crucial step in the logic synthesis process, because it de?nes which set of logic elements will be used to implement the circuit in the target technology. In the literature there are several different approaches to optimize the mapping stage and currently iterative methodologies are becoming popular.
This dissertation proposes a new approach to Technology Mapping of Field Programmable Gate Arrays (FPGAs), based on optimization techniques using Arti?cial Intelligence (AI), more speci?cally the Simulated Annealing technique, in order to propose an alternative solution to the problem. The utilization of an AI technique in technology mapping is promissing approach because it strongly differs from existing techniques due to the randomness factors in optimization techniques based on AI. The developed approach acts on the mapping stage called coverage, creating a solution for the circuit based on the number of k-cuts needed for a complete coverage. Each k-cut can be directly related to a FPGA’s Look-Up Table (LUT), allowing the generation of a circuit equivalent to the required logic. This approach has been implemented in the FlexMap tool, which is a framework for developing Technology Mapping methods. Tests were performed in 85 benchmarks of the ISCAS85 and MCNC91 packages, widely known in the area and commonly used for performance testing of new approaches. The tests conducted in the implemented approach had promising results, showing that the developed technique can ?nd solutions comparable in several cases to the ABC tool, which is considered state-of-the-art in the Technology Mapping process. The results obtained by the proposed approach obtained improvements in approximately 19% of the evaluated benchmarks with K=4 and 26% with K=5 over ABC’s results.
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.ufpel.edu.br:prefix/3294 |
| Date | 19 May 2015 |
| Creators | Nachtigall, Matheus Garcia |
| Contributors | http://lattes.cnpq.br/0481478169272902, Marques, Felipe de Souza, Ferreira Júnior, Paulo Roberto |
| Publisher | Universidade Federal de Pelotas, Programa de Pós-Graduação em Computação, UFPel, Brasil, Centro de Desenvolvimento Tecnológico |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Repositório Institucional da UFPEL, instname:Universidade Federal de Pelotas, instacron:UFPEL |
| Rights | info:eu-repo/semantics/openAccess |
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