La nueva generación de sistemas de comunicaciones digitales demanda conversores
analógico-digital (ADC) de muy alta velocidad que sólo pueden ser realizados en base una
arquitectura paralela de conversores temporalmente intercalados (TI-ADC). Un TI-ADC
consiste en un arreglo de M ADC en paralelo que son coordinados por M fases de reloj.
Como resultado, se obtiene una tasa de frecuencia de muestreo global (Fs) igual a M veces
la tasa de muestreo individual de cada ADC. Sin embargo, debido a los desapareamientos
entre los transistores dentro de los circuitos integrados, los canales de los TI-ADC pueden
mostrar diferencias en sus diversos parámetros esenciales (por ej. desajustes de offset,
ganancia y fases de muestreo). Estos desajustes pueden ser detectados y calibrados, sin
embargo, el desajuste entre las fases de muestreo presenta un gran desafío en su detección
y por ello representa un tema abierto de investigación.
En esta Tesis se propone una nueva técnica para la detección y calibración del desajuste
entre las fases de muestreo en TI-ADC para receptores digitales de fibra óptica de
40/100 Gb/s. Además, la técnica propuesta puede detectar y corregir el desapareamiento
de tiempo de propagación (time-skew) entre los canales en cuadratura (I/Q) que se
presenta en los receptores ópticos coherentes. Asimismo, el método de ajuste puede extenderse
a otros tipos de receptores digitales que utilicen TI-ADC. La técnica propuesta se
demuestra efectiva y simple ya que evita el agregado de circuitos adicionales y aprovecha
la información disponible dentro del procesador digital de señales del receptor.
Por otro lado, el otro aporte fundamental de la Tesis es la verificación y demostración
experimental del método de calibración para TI-ADC. Para ello se diseñó un chip
de TI-ADC de 2 GS/s y 6-bits que implementa 8 canales temporalmente intercalados y
un total de 16 conversores de aproximaciones sucesivas asíncronicos. El diseño incorpora
múltiples capacidades de calibración, incluyendo celdas de retardo programable que permiten
controlar las fases del conversor. El chip se fabricó en una tecnología CMOS de
0.13μm, siendo este el primer chip en ser diseñado y enviado a fabricar desde la FCEFyNUniversidad
Nacional de Córdoba. Se realizaron las mediciones del conversor y el resto
de los bloques, demostrando una correcta operación según sus especificaciones de diseño.
A partir de este conversor prototipo se desarrolló una plataforma de hardware y software
dedicada que permitió emular un sistema de comunicaciones para la verificación de la
propuesta de calibración. Finalmente la Tesis presenta diferentes ejemplos experimentales
de calibración, demostrando que la técnica puede mitigar correctamente los efectos de los
desajustes entre fases del conversor sobre el desempeño del receptor. / The new generation of digital communications systems demand for very high-speed
analog-to-digital converters (ADC) that can be only realized with parallel architectures
like time-interleaved ADC (TI-ADC). A TI-ADC includes an array of M parallel ADCs
that are managed by M clock phases. As a result, the overall sampling rate (Fs) is M
times the rate of each individual ADC. However, due to mismatch between transistors
in integrated circuits, the channels of a TI-ADC may show differences in their essential
parameters (eg. offset, gain and sampling phase mismatches). These mismatches can be
detected and calibrated, however, the sampling phase mismatch detection presents a great
challenge and therefore, it is an open research topic.
This Thesis proposes a novel technique for detection and calibration of sampling phase
mismatch in TI-ADC used for digital receivers. The technique is specially suitable for
40/100 Gb/s fiber optic receivers. However the technique can be extended to any other
digital receiver that requires TI-ADC phase calibration. In addition, the proposed technique
can detect and correct the time-skew error between quadrature (I/Q) channels that
is typically found in optical coherent receivers. The technique proves to be effective and
simple as it avoids additional circuitry and it takes advantage of the information available
in the receiver digital signal processor.
On the other hand, the other main contribution of this Thesis is the experimental
demonstration and verification of TI-ADC calibration method. For this propose, a 2 GS/s
and 6-bits TI-ADC was designed. The chip consists of 8 interleaved channels and 16
asynchronous successive approximations registers ADC. The design also includes multiple
calibration capabilities, including programmable delay cells that can control each phase
independently. The chip was fabricated in a 0.13μm CMOS technology process and it
was the first chip to be designed and sent for manufacture from FCEFyN-Universidad
Nacional de Córdoba. Measurements of prototype have demonstrated a correct operation
according to its specifications. Then, based on the prototype TI-ADC and a dedicated
hard-soft platform, a communications system could be emulated for experimental calibration
proposes. At the end of the Thesis, several experimental calibrations examples are
showed. With these measurements it can be demonstrated that the calibration method
can successfully mitigate the sampling phase mismatch effects over the receiver.
| Identifer | oai:union.ndltd.org:uns.edu.ar/oai:repositorio.bc.uns.edu.ar:123456789/2528 |
| Date | 13 March 2015 |
| Creators | Reyes, Benjamín Tomás |
| Contributors | Mandolesi, Pablo Sergio, Gopinathan, Venugopal |
| Publisher | Universidad Nacional del Sur |
| Source Sets | Universidad Nacional del Sur |
| Language | Spanish |
| Detected Language | Spanish |
| Type | Electronic Thesis or Dissertation, Text |
| Rights | 2 |
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