En esta tesis se estudia el dise¿no de decodificadores no-binarios para la correcci'on
de errores en sistemas de comunicaci'on modernos de alta velocidad. El objetivo
es proponer soluciones de baja complejidad para los algoritmos de decodificaci'on
basados en los c'odigos de comprobaci'on de paridad de baja densidad no-binarios
(NB-LDPC) y en los c'odigos Reed-Solomon, con la finalidad de implementar arquitecturas
hardware eficientes.
En la primera parte de la tesis se analizan los cuellos de botella existentes en los
algoritmos y en las arquitecturas de decodificadores NB-LDPC y se proponen soluciones
de baja complejidad y de alta velocidad basadas en el volteo de s'¿mbolos.
En primer lugar, se estudian las soluciones basadas en actualizaci'on por inundaci
'on con el objetivo de obtener la mayor velocidad posible sin tener en cuenta la
ganancia de codificaci'on. Se proponen dos decodificadores diferentes basados en
clipping y t'ecnicas de bloqueo, sin embargo, la frecuencia m'axima est'a limitada
debido a un exceso de cableado. Por este motivo, se exploran algunos m'etodos
para reducir los problemas de rutado en c'odigos NB-LDPC. Como soluci'on se
propone una arquitectura basada en difusi'on parcial para algoritmos de volteo
de s'¿mbolos que mitiga la congesti'on por rutado. Como las soluciones de actualizaci
'on por inundaci'on de mayor velocidad son sub-'optimas desde el punto de
vista de capacidad de correci'on, decidimos dise¿nar soluciones para la actualizaci'on
serie, con el objetivo de alcanzar una mayor velocidad manteniendo la ganancia
de codificaci'on de los algoritmos originales de volteo de s'¿mbolo. Se presentan dos
algoritmos y arquitecturas de actualizaci'on serie, reduciendo el 'area y aumentando
de la velocidad m'axima alcanzable. Por 'ultimo, se generalizan los algoritmos de
volteo de s'¿mbolo y se muestra como algunos casos particulares puede lograr una
ganancia de codificaci'on cercana a los algoritmos Min-sum y Min-max con una
menor complejidad. Tambi'en se propone una arquitectura eficiente, que muestra
que el 'area se reduce a la mitad en comparaci'on con una soluci'on de mapeo directo.
En la segunda parte de la tesis, se comparan algoritmos de decodificaci'on Reed-
Solomon basados en decisi'on blanda, concluyendo que el algoritmo de baja complejidad
Chase (LCC) es la soluci'on m'as eficiente si la alta velocidad es el objetivo principal. Sin embargo, los esquemas LCC se basan en la interpolaci'on, que introduce
algunas limitaciones hardware debido a su complejidad. Con el fin de reducir
la complejidad sin modificar la capacidad de correcci'on, se propone un esquema
de decisi'on blanda para LCC basado en algoritmos de decisi'on dura. Por 'ultimo
se dise¿na una arquitectura eficiente para este nuevo esquema / García Herrero, FM. (2013). Architectures for soft-decision decoding of non-binary codes [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/33753 / TESIS / Premios Extraordinarios de tesis doctorales
| Identifer | oai:union.ndltd.org:upv.es/oai:riunet.upv.es:10251/33753 |
| Date | 19 November 2013 |
| Creators | García Herrero, Francisco Miguel |
| Contributors | Valls Coquillat, Javier, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica |
| Publisher | Universitat Politècnica de València |
| Source Sets | Universitat Politècnica de València |
| Language | English |
| Detected Language | Spanish |
| Type | info:eu-repo/semantics/doctoralThesis, info:eu-repo/semantics/acceptedVersion |
| Source | Riunet |
| Rights | http://rightsstatements.org/vocab/InC/1.0/, info:eu-repo/semantics/openAccess |
Page generated in 0.0023 seconds