Cette thèse vise principalement à faire face à la fiabilité de stockage de STT-MRAM au niveau dispositif, au niveau circuit et au niveau système. Les majeures contributions de cette thèse peuvent être résumées comme il suit: a) La modélisation de la jonction tunnel magnétique par courant polarisé en spin (STT-MTJ), pour développer un compact modèle SPICE de STT-MTJ. b) Le design de fiabilité de STT-MRAM au niveau dispositif, pour étudier les structures de base de cellule de mémoire et de cellules de référence. Dans cette partie, nous avons proposé une cellule de mémoire configurable (CMC), une cellule dynamique de référence (RDC) et un loquet magnétique de rayonnement durci (RHM-Latch). c) Le design de fiabilité de STT-MRAM au niveau circuit, pour étudier les modules de circuits périphériques. Dans cette partie, nous avons proposé un circuit de lecture séparé et précharge (SPCRC), un circuit de lecture offset-Tolérant sans perturbation (OTDFRC) et un circuit de correction d'erreur intégré. d) Le design de fiabilité de STT-MRAM au niveau système, vise principalement à étudier l'architecture de la puce. Dans cette partie, nous avons proposé une architecture reconfigurable (nommé Re-STT-MRAM) et une architecture de correction d'erreur hybride (nommé cRR-SECC). / This thesis aims mainly to deal with the storage reliability of STT-MRAM from device-Level, circuit-Level and system-Level perspectives. The major contributions of this thesis can be summarized as follows: a) Spin transfer torque magnetic tunnel junction (STT-MTJ) modeling, to develop a compact SPICE model of STT-MTJ.b) Device-Level reliability design of STT-MRAM, to study the basic memory cell and reference cell structures. We proposed a configurable memory cell (CMC), a dynamic reference cell (DRC) and a radiation hardened magnetic latch (RHM-Latch) in this part.c) Circuit-Level reliability design of STT-MRAM, to study the peripheral circuit modules. We proposed a separated pre-Charge read circuit (SPCRC), an offset-Tolerant disturbance-Free read circuit (OTDFRC) and a built-In error correction circuit in this part.d) System-Level reliability design of STT-MRAM, aims mainly to study the chip architecture. We proposed a reconfigurable architecture and a hybrid error correction architecture in this part.
| Identifer | oai:union.ndltd.org:theses.fr/2014PA112291 |
| Date | 15 November 2014 |
| Creators | Kang, Wang |
| Contributors | Paris 11, Beihang university (Pékin), Zhang, Youguang, Ravelosona, Dafiné |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | Chinese |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text, Image, StillImage |
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