La diminution des dimensions critiques dans l’industrie du semi-conducteur requiert l’utilisation de nouveaux matériaux fragiles qui dégradent la résistance mécanique des puces. On s’intéresse plus particulièrement aux étapes précédant la mise en boîtier, à savoir les tests paramétriques qui permettent de vérifier la fonctionnalité électrique de la puce, et les assemblages tels la connexion filaire qui ont pour but d’établir les connexions avec le boîtier. Durant ces opérations, des défaillances mécaniques sont observées dans les interconnexions situées sous le pad. Des techniques expérimentales (par ex : FIB/MEB) sont mises en œuvre une fois les tests ou les assemblages avec des fils d’or et de cuivre réalisés afin de mieux comprendre les raisons d’apparition de ces défaillances ainsi que leur localisation. Des plans d’expériences sont mis en place pour évaluer l’influence des divers paramètres de tests et d’assemblage et également celle des architectures de pad. En parallèle, une nouvelle méthode d’analyse basée sur la nanoindentation est utilisée pour comparer la robustesse mécanique de divers plots de connexion. D’autre part, plusieurs modèles éléments finis complexes, prenant en compte la gestion du contact entre la pointe de test et le pad ainsi que les effets inertiels associés, sont développés dans le but de reproduire les conditions de chargement sur les pads. Finalement, un ensemble d’outils adaptés à l’étude et l’optimisation des architectures de pad, dans une optique industrielle, est présenté de même que des règles de dessin permettant d’accompagner le développement technologique. / The diminution of the critical dimensions in the semiconductor industry and the introduction of new brittle dielectric materials raise questions on the mechanical resistance of the die and the pad architectures. Nowadays, pad structures are prone to crack. More precisely, the electrical wafer sort (EWS), which allows checking the electrical functionality of the die, and the assemblies such as the wire bonding to achieve the electrical connections with the packaging, are performed at the wafer level and introduce high levels of local mechanical stresses. Indeed, during these operations, failures in the oxide layers of the interconnections are observed. Experimental techniques (e.g. profilometry, FIB/SEM) are developed after EWS and bonding with gold and copper wires to gain insight on the root causes and localization of the failures. Some designs of experiments are set up to evaluate the influence of the test and process parameters and also of the various pad designs on the mechanical robustness of the structures. In addition, a novel analysis procedure, based on nanoindentation technique, is employed to compare various pads, which are complex multilayer systems. Moreover, several finite element models, using both explicit and implicit schemes are developed to mimic the EWS test. Indeed, these models have shown their ability to reproduce the loading conditions, the contact between the testing needle tip and the pad, and some inertial effect during the test. Finally, a comprehensive set of tools to evaluate and optimize the pad architectures is presented. Guidelines for pad layouts are also given, providing integration insights in the frame of the technology development.
| Identifer | oai:union.ndltd.org:theses.fr/2010EMSE0589 |
| Date | 09 December 2010 |
| Creators | Roucou, Romuald |
| Contributors | Saint-Etienne, EMSE, Inal, Karim |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | French |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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