Un circuit de télécommunication est reconfigurable s'il est capable de changer de fonction en temps réel, comme par exemple le passage d'un standard de communication à un autre, ou l'optimisation des performances suite à une modification contextuelle. La reconfigurabilité nécessite de mener conjointement une étude au niveau algorithmique et au niveau architectural de façon à respecter les contraintes de flexibilité, rapidité et consommation. Dans cette thèse la reconfigurabilité a été étudiée dans le cadre du standard WCDMA de façon à optimiser conjointement la performance et la consommation de puissance lors d'un changement du canal de propagation ou des paramètres de communication. Une des contributions de cette thèse est une nouvelle méthode de reconfigurabilité appelée "Approche itérative". Cette approche essaye de tirer parti des algorithmes ayant des opérateurs similaires et se prêtant à la sérialisation des calculs. Les systèmes de communications et de traitement du signal utilisent de nombreux algorithmes itératifs propices à l'utilisation de cette méthode. L'approche itérative permet de disposer de grain de calcul fin qui joue en faveur de la diminution de la complexité et de la facilité à mettre en commun des ressources entre différents algorithmes. Un autre atout est d'autoriser l'ajustement de la qualité de l'algorithme en jouant sur le nombre d'itérations. La consommation dynamique d'une structure sérielle de ce type est généralement supérieure à la structure factorisation. En revanche la consommation statique qui devient non négligeable dans les technologies CMOS <0.1m est nettement inférieure du fait de la taille réduite du grain de calcul. Pour certaines fonctions, tous les opérateurs peuvent ne pas être utilisés, mais la faible granularité des opérateurs minimise l'utilisation sous optimale du matériel. Le nombre d'itérations peut aussi être limité par le temps imparti pour le traitement. Mais en considérant qu'un itération ne peut durer qu'un cycle d'horloge avec une architecture pipeline, le rapport entre la fréquence d'horloge (>>200Mmots/s) et les débits binaires (quelque Mbits/s à quelques 10Mb/s) offre un nombre d'itération suffisant pour de nombreuses fonctions. Les exemples décrits dans cette thèse illustrent l'intérêt de cette méthode. Plus précisément, nous nous sommes intéressés aux algorithmes de réception d'un système DS-CDMA et à leur implémentation matérielle. La similarité de calcul entre trois fonctions de base qui sont: la démodulation en râteau (RAKE), l'estimation du canal, et l'annulation d'interférence (IC); ainsi que leur nature itérative, a débouché sur quelques algorithmes de réception chargés d'adapter le comportement aux conditions environnementales. Ces algorithmes optimisent la performance du système et minimisent la surface de matériel. Cette approche est donc particulièrement efficace pour l'implémentation de terminaux qui ont des contraintes de puissance et de surface très critiques.
| Identifer | oai:union.ndltd.org:CCSD/oai:pastel.archives-ouvertes.fr:pastel-00001552 |
| Date | 11 1900 |
| Creators | Krikidis, Ioannis |
| Publisher | Télécom ParisTech |
| Source Sets | CCSD theses-EN-ligne, France |
| Detected Language | French |
| Type | PhD thesis |
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