Concevoir un circuit numérique en technologie CMOS inferieur à 100nm se heurte à de multiples défis en termes de variation de process, voltage et temperature. L'attention s'est portée essentiellement sur les variations " inter-die " qui forme la plus grande partie des variations de process. Dans cette étude, nous nous sommes attachés sur deux formes particulières de variations : les divergences "Inter-die NMOS a PMOS " et les divergences aléatoires "Intra-die local". Aucune d'elles n'avait jusqu'alors d'effet notable durant les conceptions industrielles et sont désormais toutes deux source de soucis majeurs. Le travail en academia se concentre principalement sur le changement de process ou sur les améliorations architecturales. Notre action s'est orientée vers l'amélioration de la conception au niveau porte logique et au niveau chemin. Notre attention s'est portée sur les systèmes synchrones, i.e. system de distribution d'horloge qui est fortement impacté par ces variations. Nous avons proposé quelques méthodes de conception et des stratégies d'optimisation pour fabriquer des circuits plus robustes. La plupart de ces méthodes sont exploitables au sein même du flot de design existant ce qui minimise le cout et permet son adoption rapide dans l'industrie. Nous avons inclus l'effet des changements de voltage et de température sur ces deux variations pour élaborer une compréhension globale. Nous avons aussi proposé des méthodes pour vérifier les bases de notre travail en le comparant vis à vis des résultats de test sur silicium. Les résultats de ce travail ont permis de façonner la politique de comment gérer les divergences locales dans la conception industrielle.
| Identifer | oai:union.ndltd.org:CCSD/oai:pastel.archives-ouvertes.fr:pastel-00537050 |
| Date | 30 September 2010 |
| Creators | Chawla, Tarun |
| Publisher | Télécom ParisTech |
| Source Sets | CCSD theses-EN-ligne, France |
| Language | English |
| Detected Language | French |
| Type | PhD thesis |
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