Les besoins de performance des systèmes sur puce embarqués augmentant sans cesse pour satisfaire des applications de plus en plus complexes, de nouvelles architectures de traitement et de nouveaux paradigmes de calcul sont apparus. L'intégration au sein d'une même puce électronique de plusieurs dizaines, voire centaines d'éléments de calcul a donné naissance aux systèmes sur puce multiprocesseur (MultiProcessor Systems on Chip - MPSoC). Cette évolution permet d'obtenir une puissance de traitement parallèle considérable. Actuellement, les performances de tels systèmes reposent sur le support de communication et d'échange des données entre les blocs de calcul intégrés. La problématique du support de communication est de fournir une bande passante et une adaptabilité élevées, afin de pouvoir bénéficier efficacement du parallélisme potentiel de la puissance de calcul disponible des MPSoC. C'est dans ce contexte du besoin primordial de flexibilité et de bande passante que sont apparus les réseaux embarqués sur puce (Network-on-Chip - NoC) dont l'objectif est de permettre l'interconnexion optimisée d'un grand nombre d'éléments de calcul au sein d'une même puce électronique, tout en assurant l'exigence d'un compromis entre les performances de communication et les ressources d'interconnexion. De plus, l'apparition de la technologie FPGA reconfigurable dynamiquement a ouvert de nouvelles approches permettant aux MPSoC d'adapter leurs constituants en cours de fonctionnement et de répondre aux besoins croissant d'adaptabilité, de flexibilité et de la diversité des ressources des systèmes embarqués. Étant donnée cette évolution de complexité des systèmes électroniques et la diminution de la finesse de gravure, et donc du nombre croissant de transistors au sein d'une même puce, la sensibilité des circuits face aux phénomènes générant des fautes n'a de cesse d'augmenter. Ainsi, dans le but d'obtenir des systèmes sur puces performants et fiables, des techniques de détection, de localisation et de correction d'erreurs doivent être proposées au sein des NoC reconfigurables ou adaptatifs, où la principale difficulté réside dans l'identification et la distinction entre des erreurs réelles et des fonctionnements variables ou adaptatifs des éléments constituants ces types de NoC C'est dans ce contexte que nous proposons de nouveaux mécanismes et solutions architecturales permettant de contrôler le fonctionnement d'un NoC adaptatif supportant les communications d'une structure MPSOC, et afin de d'identifier et localiser avec précision les éléments défaillants d'une telle structure dans le but de les corriger ou de les isoler pour prévenir toutes défaillances du système / The need of performance of embedded Syxtena-on-Chlps (Socs) are increasing constantly to meet the requirements of applications becoming more and more complexes, and new processing architectures and new computing paradigms have emerged. The integration within a single chip of dozens, or hundreds of computing and processing elements has given birth to Mukt1 Pmcesmr Systena-on-Chp (MPSoC) allowing to feature a high level of parallel processing. Nowaday s, the performance of these systems rely on the communication medium between the interconnected processing elements. The problematic of the communication medium to feature a high bandwidth and flexibility is primordial in order to efficiently use the parallel processing capacity of the MPSoC In this context, Network-on-Chlps (NoCs) are developed where the aim is to allow the interconnection of a large number of elements in the same device while maintaining a tradeoff between performance and logical resources. Moreover, the emergence of the partial reconfigurable FPGA technology allows to the MPSoC to adapt their elements during its operation in order to meet the system requirements. Given this increasing complexity of the electronic systems and the shrinking size of the devices, the sensibility of the chip against phenomena generating fault has increased. Thereby, to design efficient and reliable Socs, new error detection and localization techniques must be proposed for the dynamic NoCs where the main difficulty is the identification and the distinction between real errors and adaptive behavior of the NoCs. In this context, we present new mechanisms and architectural solutions allowing to check during the system operation the correctness of dynamic NoCs in order to locate and isolate efficiently the faulty components avoiding a failure of the system
| Identifer | oai:union.ndltd.org:theses.fr/2012LORR0396 |
| Date | 05 December 2012 |
| Creators | Killian, Cédric |
| Contributors | Université de Lorraine, Monteiro, Fabrice, Tanougast, Camel |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | French |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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