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Previous issue date: 2008-08-08 / The main goal of this work is the implementation and analyzes of new array
multiplier architectures. These new architectures were recently presented in the scientific
community by including different power reduction techniques, such as the use of efficient
adder circuits and the optimization of the dedicated multiplication structures that allow the
multiplication operation in the radix 2m. The new multipliers operate in 2´s complement and
keep the same regularity presented by a conventional array multiplier. The architectures
operate in the radix 2m, where m represents the group of bits multiplied at a time. In a
conventional array multiplier, where the multiplication is performed bit by bit, m assumes
value equal 1 (radix 2 operation). In this work, the new multiplier architectures operate in
different radices, leading to a reduction in the number of partial product lines, enabling
higher performance and power reduction in the multipliers. The 16, 32 and 64 bit width
multipliers were described in textual language (gate level), and the comparisons between
the multipliers are preformed in terms of area, delay and power consumption by using SIS
environment (for area and delay results) and SLS tool (for power consumption estimation).
In this work we have applied the proposed optimized multipliers in digital filtering
algorithms such as finite impulse response (FIR) and dedicated architecture for the LMS
(Least Mean Square) adaptive filtering / O objetivo principal deste trabalho é a implementação e análise de novas
arquiteturas de circuitos multiplicadores array digitais recentemente apresentados no meio
cientifico com diferentes técnicas de redução de potência, tais como a utilização de
eficientes estruturas de circuitos somadores, bem como a otimização dos blocos dedicados
de multiplicação, que permitem a operação de multiplicação na base 2m. A proposta de
novas arquiteturas consiste em operações de multiplicação em complemento de 2 e que
mantenham a mesma regularidade de um multiplicador array convencional. As arquiteturas
podem operar com números na base 2m, onde m representa o grupo de bits de multiplicação.
Em um multiplicador array convencional, onde a operação de multiplicação é realizada bit
a bit, o valor de m é igual a 1 (operação na base 2). Neste trabalho, são apresentadas novas
arquiteturas de multiplicadores que operam em diferentes bases, o que permite a redução do
número de linhas de produtos parciais, com impactos diretos no aumento de desempenho e
redução do consumo de potência. A implementação dos diferentes circuitos multiplicadores
foi realizada no nível textual (nível de portas lógicas), onde circuitos multiplicadores de 16,
32 e 64 bits são comparados em termos de parâmetros de área, atraso e consumo de
potência utilizando os ambientes SIS (para valores de área e atraso) e SLS (para estimação
de valores de consumo de potência). Como estudos de caso, as diferentes arquiteturas de
circuitos multiplicadores propostas neste trabalho foram aplicadas em filtros digitais de
resposta finita ao impulso (FIR) e em arquitetura dedicada de algoritmo de filtragem
adaptativa LMS (Least Mean Square)
| Identifer | oai:union.ndltd.org:IBICT/oai:tede.ucpel.edu.br:tede/32 |
| Date | 08 August 2008 |
| Creators | Pieper, Leandro Zafalon |
| Contributors | Costa, Eduardo Antônio César da |
| Publisher | Universidade Catolica de Pelotas, Mestrado em Ciência da Computação, Ucpel, BR, Informática |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações do UCpel, instname:Universidade Católica de Pelotas, instacron:UCPEL |
| Rights | info:eu-repo/semantics/openAccess |
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