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Previous issue date: 2012-01-23 / The evolution in the deployment of semiconductor technology has enabled the development of System-on-Chip (SoCs) that integrate several processing elements (PEs) and memory modules in a single chip. SoCs that integrate several PEs are referred as Multiprocessor System-on-Chip (MPSoCs). As the number of PEs increases in an MPSoC, techniques that present low energy consumption, low latency and scalability become necessary. In NoC-based MPsoCs that adopt the Shared Memory model in the L2 cache, as the number of PEs increases, the number of accesses to memory modules also increases. This makes memory organization one of the most critical components of the system because it can present high energy consumption and high latency. Such factors may limit the use and scalability of MPSoC systems.
Among the factors that contribute to increase latency and energy consumption in memory organizations are: the cache coherence protocol and the mapping of application's data. This work proposes the use of a cache memory organization that presents non-uniform access latency, where accesses to the L1 cache can target different L2 cache banks (NUCA non uniform cache access architecture), as a function of the address being accessed. Additionally, this work proposes the exploration of the physical services provided by the network-on-chip, such as multicast and priorities, to optimize the implementation of a directory-based cache coherence protocol. The obtained results show an average reduction of 39% in communication energy consumption and 17% reduction in latency for transactions of the cache coherence protocol when exploring NoC services. To improve placement of application's data, a data migration protocol is proposed. The goal of the protocol is to approximate L2 cache blocks to PEs that are mostly accessing it, moving blocks to a closer L2 cache bank, if available. By using a data migration protocol, an average reduction of 29% was obtained in the energy consumption of cache accesses. / O avan?o da tecnologia de semicondutores possibilitou o desenvolvimento de sistemas intra-chip (SoCs) que integram, em um mesmo chip, diversos elementos de processamento (PEs) e m?dulos de mem?ria. SoCs que possuem mais de um PE s?o denominados de sistemas intra-chip multiprocesados (MPSoCs). ? medida que o n?mero de PEs aumenta em um MPSoC, torna-se necess?rio o uso de t?cnicas que resultem em um baixo consumo de energia, baixa lat?ncia na comunica??o e escalabilidade. Em MPSoCs baseados em redes intra-chip, com blocos de mem?ria compartilhada (cache L2), o aumento no n?mero de PEs culmina no aumento da quantidade de acessos realizados a estes m?dulos. Isto torna a organiza??o de mem?ria um dos componentes mais cr?ticos destes sistemas, tendo em vista que a mesma pode apresentar um alto consumo de energia e alta lat?ncia de resposta. Fatores como estes podem limitar o uso e a escalabilidade destes sistemas. Dentre os fatores que afetam o consumo de energia e a lat?ncia da organiza??o de mem?ria de um MPSoC est?o: o protocolo de coer?ncia de cache e o mapeamento dos dados de aplica??es. Este trabalho prop?e a utiliza??o de uma organiza??o de mem?ria cache L1 que possui lat?ncia de acesso n?o uniforme, onde acessos realizados podem ser destinados a diferentes bancos de mem?ria cache L2 (NUCA non uniform cache access architecture). Al?m disso, o presente trabalho explora os servi?os f?sicos providos pela rede intra-chip, tais como multicast e prioridades, para otimizar a implementa??o de um protocolo de coer?ncia de cache baseado em diret?rio. Os resultados obtidos mostram uma redu??o m?dia de 39% no consumo de energia de comunica??o e 17% de lat?ncia em transa??es do protocolo de coer?ncia quando explorando servi?os f?sicos oferecidos pela rede intra-chip. Al?m disso, a fim de melhorar o posicionamento de dados de aplica??es, ? proposto um protocolo de migra??o de dados que posiciona os dados utilizados por uma regi?o de PEs em um banco de mem?ria cache L2 pr?ximo. Com a utiliza??o deste protocolo, ? poss?vel obter uma redu??o m?dia de 29% no consumo de energia nos acessos ? mem?ria cache L2.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede2.pucrs.br:tede/5167 |
| Date | 23 January 2012 |
| Creators | Chaves, Tales Marchesan |
| Contributors | Moraes, Fernando Gehm |
| Publisher | Pontif?cia Universidade Cat?lica do Rio Grande do Sul, Programa de P?s-Gradua??o em Ci?ncia da Computa??o, PUCRS, BR, Faculdade de Inform?ca |
| Source Sets | IBICT Brazilian ETDs |
| Language | English |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | 1974996533081274470, 500, 600, 1946639708616176246 |
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