Este proyecto nace de una propuesta del profesor guía de esta memoria, que plantea la realización de un multiviewer, dispositivo capaz de mostrar varias entradas de video a través de una sola pantalla, para ser utilizado en televisoras y compañías de televisión por cable para la administración, verificación y edición de la señales de transmisión de TV. Además el mercado de este producto es mucho mayor teniendo un gran uso en sistemas de seguridad, monitoreo de transito, eventos y posibles usos en comercialización de dispositivos de video.
El objetivo general del presente trabajo consiste en diseñar e implementar el software y hardware de un prototipo básico del sistema multiviewer, que permita sentar las bases de un futuro producto comercial.
Este trabajo parte con la recopilación de información, investigando características de multiviewers comerciales de las cuales se elijen para implementar: el soporte de múltiples estándares, el control de tamaño y posición de sub-imágenes. La implementación del dispositivo requiere indagar en tecnologías de procesamiento lo que lleva a comparar las tecnologías Digital Signal Processor (DSP) y Field Programmable Gate Array (FPGA), llegando a la conclusión de la superioridad de la segunda por sus atributos de procesamiento paralelo. Luego de esto se define el diseño del dispositivo asignándole las funciones de control a la FPGA y el manejo de estándares a dispositivos externos. Las funciones de control son diseñadas como manejo de memoria para el control de posición, como interpolación y filtrado de señales en dos dimensiones para el control de tamaño, esto es implementado a través de Verilog un Lenguaje de Descripción de Hardware (HDL, Hardware Description Language) que permite la configuración de una FPGA. Por otra parte, el hardware del sistema se diseña para utilizar la plataforma de desarrollo Spartan-3A Starter Kit, con la cual se reduce el tiempo de desarrollo, y se limita el diseño a una placa de circuito impreso (PCB, Printed Circuit Board) con conexión a la plataforma de desarrollo. La PCB diseñada contiene los chips encargados de los estándares y los conectores necesarios para capturar las entradas y emitir la salida de video.
El objetivo de diseñar e implementar el software del sistema fue completado, obteniendo la codificación en HDL de un sistema de dos entradas y una salida de video en formato YCbCr con muestreo 4:2:2 acorde a la recomendación UIT-R BT.601 de la Unión Internacional de Telecomunicaciones (UIT) y con una interfaz acorde a la recomendación UIT-R BT.656. La salida de video contiene la imagen de un máximo de dos sub-pantallas de tamaño y posición seleccionable por el configurador, las cuales pueden contener una de las entradas del sistema.
El segundo objetivo de esta memoria se alcanzó parcialmente, logrando obtener los planos de la placa de circuito impreso, pero no así su construcción, la cual se plantea como un trabajo futuro.
El sistema diseñado permite la proyección de dos posibles sistemas comerciales a futuro, uno de bajo costo y prestaciones básicas para usos domiciliarios en seguridad y otro profesional para tareas de mayor envergadura que necesiten más entradas de video por monitor, una mejor calidad de imagen y mayor control sobre ellas.
| Identifer | oai:union.ndltd.org:UCHILE/oai:repositorio.uchile.cl:2250/103889 |
| Date | January 2010 |
| Creators | Castillo Durán, Nelson Javier |
| Contributors | Bahamonde Barros, Mauricio, Facultad de Ciencias Físicas y Matemáticas, Departamento de Ingeniería Eléctrica, Agusto Alegría, Héctor, Beltrán Maturana, Nicolás |
| Publisher | Universidad de Chile, CyberDocs |
| Source Sets | Universidad de Chile |
| Language | Spanish |
| Detected Language | Spanish |
| Type | Tesis |
| Rights | Castillo Durán, Nelson Javier |
Page generated in 0.0022 seconds