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Previous issue date: 2018-05-28 / CAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / A memória NAND Flash lidera o mercado de memórias não voláteis por prover soluções para aplicações móveis, juntando alta densidade de armazenamento em uma área de silício muito pequena e consumindo pouca energia (RICHTER, 2014). Devido à mecanismos específicos para a realização de operações na memória, elas se tornam suscetíveis à falhas funcionais de interferências, assim aumentando a importância do teste(HOU; LI, 2014). Esta dissertação apresenta o projeto de um modelo funcional de memória NAND Flash com inserção de falhas caracterizadas em 2 etapas, a primeira etapa ocorreu utilizando a ferramenta LogisimTM, projetada para desenvolver e simular circuitos lógicos de forma que possam ser apresentados visualmente, a segunda etapa consistiu no desenvolvimento também de forma modular e escalar em linguagem de descrição de hardware (VHDL). As 2 ferramentas possuem a implementação de um circuito de injeção de falhas, capaz de simular e aplicar falhas funcionais de interferência e stuck-at na memória desenvolvida. Com base no modelo comercial de memórias NAND Flash, o trabalho visa desenvolver os circuitos presentes na memória, respeitando a organização dos sinais e a organização das células em páginas e blocos, sendo uma característica específica para memórias NAND Flash. Após o desenvolvimento do modelo funcional, ocorreu a primeira etapa de verificação e validação da memória, composta pela varredura de endereços, criação e comparação dos valores esperados com valores de saída e utilização de algoritmos de teste para a validação final, finalizando o projeto com a verificação e validação de cada falha injetada para que assim tenha-se um modelo funcional de uma memória NAND Flash capaz de inserir uma determinada falha na posição exata da matriz de memória. Após a modelagem realizou-se simulações para avaliar aplicabilidade do projeto desenvolvido e os resultados mostram o atingimento de 100% de cobertura das falhas desenvolvidas, chegando ao objetivo de criar um modelo funcional para possibilitar a inserção de falhas foi atingido.
| Identifer | oai:union.ndltd.org:IBICT/oai:www.repositorio.jesuita.org.br:UNISINOS/7288 |
| Date | 28 May 2018 |
| Creators | Lopes, Guilherme Ferreira |
| Contributors | http://lattes.cnpq.br/3524433143718420, Prade, Lucio Renê, Krug, Margrit Reni |
| Publisher | Universidade do Vale do Rio dos Sinos, Programa de Pós-Graduação em Engenharia Elétrica, Unisinos, Brasil, Escola Politécnica |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Repositório Institucional da UNISINOS, instname:Universidade do Vale do Rio dos Sinos, instacron:UNISINOS |
| Rights | info:eu-repo/semantics/openAccess |
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