Cette thèse adresse le sujet de la génération de suites binaires aléatoires dans les circuits logiques programmables FPGA et plus particulièrement les suites dont l'origine aléatoire est de nature physique et non algorithmique. De telles suites trouvent une utilisation abondante dans la plupart des protocoles cryptographiques. Un état de l'art portant sur les différentes méthodes de génération de vrai aléa dans les circuits logiques programmables est présenté sous forme d'analyse critique d'articles scientifiques. Une synthèse des différentes tendances dans l'extraction et la génération d'aléa est également présentée. Une campagne d'expériences et de mesures est présentée visant à caractériser les différentes sources de signaux aléatoires disponibles à l'intérieur du FPGA. Des phénomènes intéressants tel le verrouillage de plusieurs oscillateurs en anneau, la dépendance de la source d'aléa vis-à-vis de la logique environnante et la méthodologie de mesure du jitter sont analysés. Plusieurs méthodes nouvelles de génération de suites binaires aléatoires sont décrites. Finalement une méthodologie nouvelle de simulation en VHDL de générateurs complets ainsi qu'un modèle mathématique d'un oscillateur en anneau en tant que source d'aléa sont présentés
| Identifer | oai:union.ndltd.org:CCSD/oai:tel.archives-ouvertes.fr:tel-00757007 |
| Date | 14 December 2010 |
| Creators | Valtchanov, Boyan |
| Publisher | Université Jean Monnet - Saint-Etienne |
| Source Sets | CCSD theses-EN-ligne, France |
| Language | fra |
| Detected Language | French |
| Type | PhD thesis |
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