Return to search

Intégration sur tranche d'une architecture massivement parallèle tolérant les défauts de fin de fabrication

Cette thèse présente des méthodes et outils de conception de systèmes integres sur tranche entière (wafer scale intégration). L'application traitée (dans le cadre d'un projet européen esprit) est une architecture constituée d'un réseau 2d de 6720 processeurs (pe) monobits, destinée au traitement d'image de bas niveau. Pour tolérer les défauts de fin fabrication, une approche hiérarchisée a été implantée. Au niveau sous-système, une technique de redondance figee a consiste a implanter une colonne de pes de réserve, destines a remplacer les pes défaillants. Au niveau tranche entière, une technique de construction d'une cible maximale n'utilisant que des sous-systèmes s'appuient sur l'implantation d'un réseau de commutateurs permettant d'éviter les sous-systèmes défaillants. Une architecture originale des réseaux de commutateurs contrôle a partir des plots externes et des algorithmes efficaces de définition et construction du réseau opérationnel constituent les points forts de cette thèse

Identiferoai:union.ndltd.org:CCSD/oai:tel.archives-ouvertes.fr:tel-00341630
Date04 March 1992
CreatorsPatry, Jean-Luc
Source SetsCCSD theses-EN-ligne, France
LanguageFrench
Detected LanguageFrench
TypePhD thesis

Page generated in 0.0018 seconds