Ces travaux portent sur l'étude et la réalisation d'un synthétiseur de fréquence pour objets communicants multistandards. A partir d'une horloge de référence de 50 MHz, le circuit fournit deux signaux de sortie en quadrature de phase dont la plage de fréquences de travail varie de manière continue entre 900 MHz et 5,8 GHz. Il est construit à partir d'une architecture originale de boucle à verrouillage de délai reprogrammable dite factorisée. Le flot de conception adopté suit une méthodologie de type descendante. Aussi la première étape est-elle la détermination de l'architecture en ayant recours à une étude comportementale. Cette dernière se réalise au moyen du langage VHDL-AMS et du logiciel ADVanceMS de Mentor Graphics. Puis, vient alors la phase de conception qui s'effectue à partir du logiciel Cadence et du simulateur SpectreRF. Celle-ci conduit à la réalisation de deux versions du système qui diffèrent dans la technique utilisée pour générer la quadrature de phase. L'une génère celle-ci de manière indirecte en divisant par deux la fréquence du signal synthétisé, l'autre crée le déphasage directement au niveau de sa ligne de retard. Ces circuits sont réalisés à l'aide des technologies 130nm CMOS SOI et BULK de STMicroelectronics. La dernière étape consiste donc en la caractérisation de ces circuits par des mesures temporelles et fréquentielles. Celles-ci permettent, d'une part de valider la fonctionnalité de l'architecture présentée dans ces travaux, d'autre part de confirmer l'apport de la technologie SOI pour les circuits radiofréquences en termes d'augmentation de la fréquence de fonctionnement de ces derniers et de diminution de leur consommation.
| Identifer | oai:union.ndltd.org:CCSD/oai:tel.archives-ouvertes.fr:tel-00188659 |
| Date | 17 October 2006 |
| Creators | Majek, Cédric |
| Publisher | Université Sciences et Technologies - Bordeaux I |
| Source Sets | CCSD theses-EN-ligne, France |
| Language | French |
| Detected Language | French |
| Type | PhD thesis |
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