Our society demands for increasingly powerful and efficient microprocessors. However, the conventional method to achieve this, i.e. by reducing the device dimensions and operation voltage of field-effect transistors (FETs), is approaching physical limits. This state of things is driving science and industry to consider new approaches for the generation of efficient logic devices.
An emerging solution is the use of reconfigurable FETs (RFETs) that – unlike conventional CMOS transistors – do not need doping but can be toggled between p- and n-type behavior in runtime. For this to be possible, it is necessary to employ an intrinsic channel with Schottky junctions at source and drain. A program gate then toggles the polarity of the device at the Schottky junction on the drain side while one or more additional control gates switch the transistor on or off. This allows to create compact and delay-efficient logic gates that can switch their functionality dynamically, e.g. to save area or to prevent the disclosure of the circuit functionality. Additionally, the ability to include multiple gates in a single transistor to implement a wired-AND functionality allows to create power- and delay-efficient circuits.
This thesis demonstrates that such devices can be created by means of a lithographic top-down technology based on commercial silicon-on-insulator (SOI) wafers. In order to ensure a compatibility with future CMOS process lines, the channels are created from silicon nanosheets and nanowires, which will most likely substitute the current FinFET and FD-SOI technology in the future. Nano-dimensional channels allow for ideal electrostatic control by the gates especially if the gates surround them. For this purpose, a process employing multiple oxide etching and oxidation steps, nickel silicide formation and the structuring of conformal metal gates is developed to create shrank and omega-gated nanosheets and nanowires with atomically sharp source and drain Schottky junctions.
The resulting RFETs feature high on-current densities, high on/off current ratios and up to four individual gates that realize a wired-AND functionality. More importantly, in contrast to top-down fabricated RFETs in earlier works, these RFETs provide symmetrical electrical characteristics for p- and n-configuration but only need a single supply voltage. These properties will allow to create circuits of cascaded, static logic gates with polarity-independent signal delay times and no need for interposed buffers to refresh the signals. Additionally, the use of ferroelectric materials to create RFETs with nonvolatile programming has been tested at a Schottky-barrier MOSFET.
Unfortunately, contact fabrication by self-aligned silicidation can lead to some difficulties: The silicide intrusion length varies widely even between similar nanowires on the same chip, which makes the fabrication of short channels and the application of narrow gates particularly challenging. Detailed analyses in this work show that the variation is mainly caused by the variable amount of nickel supplied. Several material-, temperature- and geometry-based methods to gain a more homogeneous silicidation length are tested. One of these methods employs the layout freedom of the top-down technology to create novel structures of nanowires with local volume extensions. When using a single nickel source, these structures allow to study the impact of wire geometry on silicidation dynamics independently from the nickel contact quality. The gained findings have implications well beyond the application in RFETs, as nickel silicidation is widely used in state-of-the-art semiconductor technology.:Abstract
Kurzzusammenfassung
1 Introduction
2 Fundamentals and state-of-the-art of reconfigurable field-effect transistors
2.1 Schottky junction
2.2 Schottky-barrier field-effect transistor
2.3 Current control by the gate voltage
2.4 Reconfigurable FETs
2.4.1 Working principle
2.4.2 Architectures and channel materials of RFETs in prior works
2.4.3 Applications
2.4.4 Requirements for the use in circuits
3 Transistor fabrication
3.1 Electron-beam lithography
3.2 Top-down nanowire fabrication
3.3 Nanowire oxidation and underetch
3.3.1 Oxidation of nanowires
3.3.2 Oxidation processes
3.4 Top-gate fabrication
3.4.1 Basic process for tri-gate
3.4.2 Advanced process for omega-gate
3.4.3 Integration of ferroelectric hafnium-zirconium oxide
3.5 Contact formation by nickel silicidation
3.5.1 Contact metal selection
3.5.2 Nickel deposition and silicide formation
3.5.3 Influences on nickel silicidation in nanowires
3.5.3.1 General
3.5.3.2 Silicide and void formation in different nanowire orientations
3.5.3.3 Influence of nanowire width on silicidation length
3.5.3.4 Importance of an oxide shell
3.5.3.5 Titanium interlayer and exhaustible nickel source
3.5.3.6 Influence of the contact to the nickel supply
3.5.3.7 Effect of temperature on silicidation length homogeneity
3.6 Gate-first and gate-last approach
3.7 RFET circuit realization
3.7.1 Logic gate layout
3.7.2 Mix-and-match technology
4 Nickel silicidation in extended wire geometries
4.1 Silicidation into areas
4.2 Control of silicide growth regime by extensions to nanowires
4.3 Polder extensions for controlled silicidation lengths
4.3.1 Concept and model
4.3.2 Experimental verification
5 Transistor characteristics
5.1 Measurement setup
5.2 Single gate Schottky-barrier MOSFET
5.2.1 Back-gate control
5.2.2 Single top-gate control
5.3 Double top-gate RFET
5.3.1 Tri-gate architecture by gate-last fabrication
5.3.2 Omega-gate architecture by gate-first fabrication
5.4 Multiple independent top-gate RFET
5.4.1 Value of multiple independent gates
5.4.2 Single channel MIG-RFET
5.4.3 Multiple channel MIG-RFET
5.5 Towards nonvolatile RFETs using ferroelectric gate dielectric
5.5.1 Fundamentals and applications of ferroelectric materials in FETs
5.5.2 Schottky-barrier MOSFET with ferroelectric gate
5.6 Performance comparison to state-of-the-art RFETs
6 Conclusion
7 Outlook
7.1 Enhanced understanding, performance and yield of RFETs
7.2 RFETs with split channels
7.3 Silicidation control
8 Appendix
8.1 Analysis of unsuccessful silicidation on circuit chips
Bibliography
Own publications
List of constants and symbols
List of abbreviations
Acknowledgments
Curriculum Vitae / Unsere Gesellschaft verlangt nach immer leistungsfähigeren und effizienteren Mikroprozessoren. Die herkömmlichen Methoden, d.h. das Reduzieren der Bauelementabmessungen und der Betriebsspannung von Feldeffekttransistoren (FETs), nähern sich jedoch physikalischen Grenzen. Diese Tatsache veranlasst Forschung und Industrie dazu, neue Ansätze bei der Erzeugung von effizienten logischen Schaltkreisen zu verfolgen.
Auf großes Interesse stößt dabei die Verwendung von rekonfigurierbaren Feldeffekttransistoren (RFETs), die im Gegensatz zu herkömmlichen FETs keine Dotierung benötigen, sondern jederzeit zwischen p- und n-Typ Verhalten umgeschaltet werden können. Dazu wird ein intrinsischer Kanal mit Schottky-Kontakten an den Drain- und Source-Anschlüssen benötigt. Außerdem wird ein Programmier-Gate verwendet um die Polarität des Bauelements festzulegen, und ein oder mehrere weitere Kontroll-Gates schalten den Transistor ein oder aus. Dies ermöglicht es kompakte und laufzeiteffiziente Logikgatter zu konstruieren, die ihrer Funktionalität dynamisch verändern können, zum Beispiel um den Flächenverbrauch zu reduzieren oder um eine Enthüllung der Schaltkreisfunktionalität zu verhindern. Außerdem können in einem einzelnen Transistor mehrere Gates angelegt werden. Die sich ergebende nicht-komplementäre UND-Verkettung kann dazu genutzt werden, um energie- und laufzeit-sparende Schaltkreise zu generieren.
Diese Arbeit weist nach, dass solche Bauelemente mit einem lithographischen Top-Down-Ansatz auf Basis von kommerziellen Silizium-auf-Isolator Substraten (sog. SOI-Wafern) realisierbar sind. Um eine Kompatibilität mit zukünftigen CMOS-Prozesslinien sicherzustellen, wurden die Kanäle aus nanometer-dünnen Silizium-Drähten oder -Bändern gebildet. Es wird erwartet, dass solche Kanalgeometrien bald die heutigen FinFET und FD-SOI Technologien ablösen werden, weil sie insbesondere mit umschließendem Gate eine optimale elektrostatische Gate-Kontrolle über den Kanal aufweisen. Der in dieser Arbeit entwickelte Prozess umfasst daher mehrfache Oxid-Ätzungen und Oxidationen zur Schrumpfung und teilweisen Unterätzung der Kanäle, die Bildung von abrupten Schottky-Kontakten aus Nickel-Silizid und die Strukturierung umschließender Metall-Gates.
Die erzeugten RFETs weisen besonders hohe Stromdichten im An-Zustand und sehr hohe Verhältnisse von An- zu Aus-Strom auf. Außerdem besitzen sie bis zu vier unabhängige Gates, deren Eingänge somit quasi UND-verknüpft sind. Vor allem aber weisen diese RFETs im Gegensatz zu vorangegangenen Arbeiten symmetrische elektrische Charakteristiken für p- und n-Konfiguration auf, wozu sie sogar nicht mehr als eine Betriebsspannung benötigen. Diese Eigenschaften ermöglichen die Erzeugung von Schaltkreisen aus verkoppelten Logikgattern, bei denen die Signal-Laufzeit nicht von der Polarität der Transistoren abhängt und bei denen die Signale nicht durch zwischengeschaltete Pufferschaltungen aufgefrischt werden müssen. Darüber hinaus wurde in einem Schottky-Barrieren FET die Verwendung ferroelektrischer Materialien erprobt, mit denen zukünftig RFETs mit nichtflüchtiger Programmierung erzeugt werden könnten.
Leider bereitet die Kontaktbildung durch die selbst-ausgerichtete Silizidierung häufig Probleme: Die Silizid-Eindringlänge schwankt stark, selbst zwischen ähnlichen Nanodrähten auf demselben Chip, was die Herstellung kurzer Kanäle und die Verwendung schmaler Gates besonders erschwert. Detaillierte Analysen in dieser Arbeit zeigen, dass insbesondere der ungleiche Nachschub von Nickel diese Varianz verursacht. Verschiedene material-, temperatur- und geometrie-basierte Ansätze wurden getestet um homogenere Silizid-Eindringlängen zu erreichen. Einer dieser Ansätze macht sich zunutze, dass mit der Top-Down-Technologie beliebige Strukturen definiert werden können, sodass Nanodrähte lokal erweitert werden können. Wenn solche Strukturen mit nur einer einzelnen Nickelquelle verbunden sind, kann der Einfluss der Drahtgeometrie auf den Silizidierungsprozess unabhängig von der Güte des Nickel-Kontakts beobachtet werden. Die auf diese Weise gewonnenen Erkenntnisse sind über die Arbeit an RFETs hinaus von Relevanz, da die Nickel-Silizidierung in vielen modernen Halbleiterprozessen zum Einsatz kommt.:Abstract
Kurzzusammenfassung
1 Introduction
2 Fundamentals and state-of-the-art of reconfigurable field-effect transistors
2.1 Schottky junction
2.2 Schottky-barrier field-effect transistor
2.3 Current control by the gate voltage
2.4 Reconfigurable FETs
2.4.1 Working principle
2.4.2 Architectures and channel materials of RFETs in prior works
2.4.3 Applications
2.4.4 Requirements for the use in circuits
3 Transistor fabrication
3.1 Electron-beam lithography
3.2 Top-down nanowire fabrication
3.3 Nanowire oxidation and underetch
3.3.1 Oxidation of nanowires
3.3.2 Oxidation processes
3.4 Top-gate fabrication
3.4.1 Basic process for tri-gate
3.4.2 Advanced process for omega-gate
3.4.3 Integration of ferroelectric hafnium-zirconium oxide
3.5 Contact formation by nickel silicidation
3.5.1 Contact metal selection
3.5.2 Nickel deposition and silicide formation
3.5.3 Influences on nickel silicidation in nanowires
3.5.3.1 General
3.5.3.2 Silicide and void formation in different nanowire orientations
3.5.3.3 Influence of nanowire width on silicidation length
3.5.3.4 Importance of an oxide shell
3.5.3.5 Titanium interlayer and exhaustible nickel source
3.5.3.6 Influence of the contact to the nickel supply
3.5.3.7 Effect of temperature on silicidation length homogeneity
3.6 Gate-first and gate-last approach
3.7 RFET circuit realization
3.7.1 Logic gate layout
3.7.2 Mix-and-match technology
4 Nickel silicidation in extended wire geometries
4.1 Silicidation into areas
4.2 Control of silicide growth regime by extensions to nanowires
4.3 Polder extensions for controlled silicidation lengths
4.3.1 Concept and model
4.3.2 Experimental verification
5 Transistor characteristics
5.1 Measurement setup
5.2 Single gate Schottky-barrier MOSFET
5.2.1 Back-gate control
5.2.2 Single top-gate control
5.3 Double top-gate RFET
5.3.1 Tri-gate architecture by gate-last fabrication
5.3.2 Omega-gate architecture by gate-first fabrication
5.4 Multiple independent top-gate RFET
5.4.1 Value of multiple independent gates
5.4.2 Single channel MIG-RFET
5.4.3 Multiple channel MIG-RFET
5.5 Towards nonvolatile RFETs using ferroelectric gate dielectric
5.5.1 Fundamentals and applications of ferroelectric materials in FETs
5.5.2 Schottky-barrier MOSFET with ferroelectric gate
5.6 Performance comparison to state-of-the-art RFETs
6 Conclusion
7 Outlook
7.1 Enhanced understanding, performance and yield of RFETs
7.2 RFETs with split channels
7.3 Silicidation control
8 Appendix
8.1 Analysis of unsuccessful silicidation on circuit chips
Bibliography
Own publications
List of constants and symbols
List of abbreviations
Acknowledgments
Curriculum Vitae
| Identifer | oai:union.ndltd.org:DRESDEN/oai:qucosa:de:qucosa:90173 |
| Date | 28 February 2024 |
| Creators | Simon, Maik |
| Contributors | Mikolajick, Thomas, Strehle, Steffen, Technische Universität Dresden |
| Source Sets | Hochschulschriftenserver (HSSS) der SLUB Dresden |
| Language | English |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, doc-type:doctoralThesis, info:eu-repo/semantics/doctoralThesis, doc-type:Text |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | info:eu-repo/grantAgreement/Deutsche Forschungsgemeinschaft/Exzellenzinitiative/EXC 1056//Center for Advancing Electronics Dresden/cfaed |
Page generated in 0.0032 seconds