A busca por padrões em imagens é um problema clássico em visão computacional e consiste em detectar a presença de uma dada máscara em uma imagem digital. Tal tarefa pode se tornar consideravelmente mais complexa com a invariância aos aspectos da imagem tais como rotação, escala, translação, brilho e contraste (RSTBC - rotation, scale, translation, brightness and contrast). Um algoritmo de busca de máscara foi recentemente proposto. Este algoritmo, chamado de Ciratefi, é invariante aos aspectos RSTBC e mostrou-se bastante robusto. Entretanto, a execução deste algoritmo em um computador convencional requer diversos segundos. Além disso, sua implementação na forma mais geral em hardware é difícil pois há muitos parâmetros ajustáveis. Este trabalho propõe o projeto de um software que gera automaticamente módulos compiláveis em Hardware Description Logic (VHDL) que implementam o filtro circular do algoritmo Ciratefi em dispositivos Field Programmable Gate Array (FPGA). A solução proposta acelera o tempo de processamento de 7s (em um PC de 3GHz) para 1,367ms (em um dispositivo Stratix III da Altera). Esta performance excelente (mais do que o necessário em sistemas em tempo-real) pode levar a sistemas de visão computacional de alta performance e de baixo custo. / Template matching is a classical problem in computer vision. It consists in detecting the presence of a given template in a digital image. This task becomes considerably more complex with the invariance to rotation, scale, translation, brightness and contrast (RSTBC). A novel RSTBC-invariant robust template matching algorithm named Ciratefi was recently proposed. However, its execution in a conventional computer takes several seconds. Moreover, the implementation of its general version in hardware is difficult, because there are many adjustable parameters. This work proposes a software that automatically generates compilable Hardware Description Logic (VHDL) modules that implement the circular filter of the Ciratefi template matching algorithm in Field Programmable Gate Array (FPGA) devices. The proposed solution accelerates the time to process a frame from 7s (in a 3GHz PC) to 1.367ms (in Altera Stratix III device). This excellent performance (more than the required for a real-time system) may lead to cost-effective high-performance coprocessing computer vision systems.
| Identifer | oai:union.ndltd.org:usp.br/oai:teses.usp.br:tde-29062009-163631 |
| Date | 26 March 2009 |
| Creators | Nobre, Henrique Pires Almeida |
| Contributors | Hae, Yong Kim |
| Publisher | Biblioteca Digitais de Teses e Dissertações da USP |
| Source Sets | Universidade de São Paulo |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | Dissertação de Mestrado |
| Format | application/pdf |
| Rights | Liberar o conteúdo para acesso público. |
Page generated in 0.0021 seconds