Este trabalho visa dar uma contribuição para o aumento de eficiência no fluxo de projeto de sistemas integrados, especificamente na avaliação de desempenho da comunicação entre os seus blocos componentes. É proposto o uso de modelagem e simulação de hardware em alto nível, no nível de transações, denominado TLM, para aproveitar a redução de esforço e tempo que se pode oferecer ao projeto de sistemas integrados, diferentemente de enfoques convencionais em níveis mais baixos de descrição, como o nível de registradores (RTL). É proposta uma forma de análise do tráfego intrachip produzido na comunicação de elementos do sistema, visando-se o uso dos resultados obtidos para descrição de geradores de tráfego. A principal contribuição deste trabalho é a proposta da análise de séries de tráfego obtido durante simulação de plataformas de hardware descritas no nível TLM usando-se métodos estatísticos conhecidos da área de estudo de séries temporais. A análise permite ao projetista ter maior compreensão da natureza estatística do tráfego intrachip, denominada dependência de curta ou longa duração (SRD e LRD), para o posterior ajuste de modelos usados na geração de séries sintéticas que representem tal natureza. Os resultados da análise mostraram que o tráfego obtido por simulação TLM tem natureza similar em relação ao da do tráfego obtido por simulação num nível mais baixo de abstração, do tipo de precisão por ciclos, indicando que o tráfego TLM pode ser usado para a representação do tráfego intrachip. Outra contribuição deste trabalho é a proposta de ajuste de modelos paramétricos autossimilares usando-se a decomposição da série de tráfego original, tendo sido feita uma comparação dos resultados desta com o ajuste convencional feito a modelos sem decomposição. Estas contribuições foram agrupadas dentro de uma metodologia detalhada, apresentada neste documento, para a qual experimentos foram realizados. Os resultados a partir das séries sintéticas autossimilares geradas pelos modelos estimados, apresentaram semelhança nos indicadores de SRD e LRD em relação às séries originais TLM, mostrando ser favorável o uso futuro destas séries sintéticas na implementação de geradores de tráfego. / It is objective of this work to make a contribution to improve the efficiency of the integrated systems design flow, specifically on the evaluation of communication performance between component blocks. The use of high level hardware modeling and simulation, at the transaction level, known as TLM, is proposed, in order to take advantage of the reduction of effort and time for the integrated system design; that in contrast to the traditional approaches, which use lower hardware description level, such as register transfer level (RTL). A methodology to evaluate the intra-chip traffic produced by the communication between system elements is proposed. The main contribution of this work is the analysis of traffic time series obtained by simulation of hardware platforms modeled in TLM, using well-known statistical methods for time series analysis. The analysis allows the system developer to understand the statistical nature of the intra-chip traffic, also known as short and long range dependence (SRD and LRD), for later adjustment and accurate representation of the traffic nature in synthetic series. The analysis results have shown that traffic traces obtained by TLM simulation has similar statistical nature as the traffic traces obtained at lower abstraction level, as cycle accurate type, which indicates that TLM traffic could be used to represent intrachip traffic. Another contribution of this work is a fitting procedure to auto similar parametric models thought the decomposition of the original traffic, and its comparison to the results of the conventional fitting, when applied to models that are not decomposed. These contributions were grouped and included in the detailed methodology presented in this document, being a series of experiments carried out. The results related to self-similar synthetic series, obtained from the fitted models, have shown similarity to the SRD and LRD indicators of the original TLM series, what favors the use of synthetic series future for the implementation of traffic generators.
| Identifer | oai:union.ndltd.org:usp.br/oai:teses.usp.br:tde-22092014-123244 |
| Date | 23 August 2013 |
| Creators | González Reaño, Jorge Luis |
| Contributors | Wang, Jiang Chau |
| Publisher | Biblioteca Digitais de Teses e Dissertações da USP |
| Source Sets | Universidade de São Paulo |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | Dissertação de Mestrado |
| Format | application/pdf |
| Rights | Liberar o conteúdo para acesso público. |
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