The present work aims to provide a contribution to improve the efficiency the design flow of integrated systems, focusing, specifically, on the performance evaluation of its communication structures. The use of Transaction Level Modeling (TLM) is proposed, in order to take advantage of the reduction of design effort and time. Within the performance evaluation approaches, the utilization of traffic generators instead of full system simulations started to be adopted due to its higher time efficiency. Initial works on on-chip traffic generation focused on Poisson processes and classic Markovian models, which are unable to capture Long Range Dependence (LRD). This fact led to the adoption of fractal/self-similar models. Later advancements have shown that the traffic produced in multiprocessed systems can show higher degrees of complexity, what can be attributed to the presence multifractal characteristics. In this work, a methodology to evaluate the on-chip traffic and to the development of a transaction level traffic generator is proposed. The main contributions of this work are a detailed analysis of traffic time series obtained by TLM simulations and the study of the effects of the traffic generator on these simulations, concerning, mainly, the speedup-accuracy trade-off. The proposed analysis follow the multifractal paradigm, allowing system developers to (1) understand the statistical nature of on-chip traffic, (2) to obtain accurate representations of this traffic and (3) to build traffic generators that mimic processing elements realistically. Another contribution of this work is a comparison of the performance, considering the accuracy of the obtained synthetic traffic time series, between monofractal and multifractal models. All of the mentioned contributions were grouped throughout the detailed methodology presented on the present document, for which experiments were carried out. / O presente trabalho visa oferecer uma contribuição para o aumentar a eficiência do fluxo de projeto de sistemas integrados, focando, especificamente, na avaliação do desempenho de suas estruturas de comunicação. É proposta a utilização de simulações com modelos no nível de transações (TLM), com o objetivo de se obter vantagens da redução de esforço e tempo de projeto oferecidos por esta abordagem. Dentro das propostas de análise de desempenho, a utilização de geradores de tráfego ao invés simulações de sistema completo tem sido adotada devido a sua maior eficiência no tempo. Trabalhos iniciais na geração de tráfego intrachip focaram-se em processos de Poisson e em modelos de Markov clássicos, os quais não capturam Dependência de Longa Duração (LRD). Este fato levou a adoção de modelos fractais/auto-similares. Avanços posteriores mostraram que o tráfego produzido pelos elementos de sistemas multiprocessados podem apresentar maior grau de complexidade, que pode ser atribuída à presença de características multifractais. Neste trabalho, é proposta uma metodologia para a avaliação de tráfego intrachip para o desenvolvimento de um gerador de tráfego TLM. As principais contribuições deste trabalho são uma análise detalhada das séries temporais de tráfego obtidas nas simulações TLM e o estudo dos efeitos que o gerador de tráfego exerce sobre estas simulações, se concentrando, principalmente, na relação entre precisão e aceleração da simulação. As análises propostas se baseiam no paradigma multifractal, o qual permite (1) um maior entendimento da natureza estatística do tráfego pelos desenvolvedores de sistemas, (2) a obtenção de uma representação precisa deste tráfego e (3) a construção de geradores de tráfego que substituam elementos processantes de maneira realista. Outra contribuição deste trabalho é a comparação do desempenho, no que concerne a precisão das séries de tráfego sintéticas obtidas, de modelos monofractais e multifractais. Todas as contribuições mencionadas foram agrupadas na metodologia detalhada, apresentada no presente documento, sobre a qual experimentos foram realizados.
| Identifer | oai:union.ndltd.org:IBICT/oai:teses.usp.br:tde-28062017-114833 |
| Date | 10 February 2017 |
| Creators | José Eduardo Chiarelli Bueno Filho |
| Contributors | Wang Jiang Chau, Ricardo Pires, Jeferson Wilian de Godoy Stenico |
| Publisher | Universidade de São Paulo, Engenharia Elétrica, USP, BR |
| Source Sets | IBICT Brazilian ETDs |
| Language | English |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da USP, instname:Universidade de São Paulo, instacron:USP |
| Rights | info:eu-repo/semantics/openAccess |
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