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OVM_tpi: uma metodologia de verificação funcional para circuitos digitais

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Previous issue date: 2011 / O advento das novas tecnologias Very Large Scale Integration (VLSI) e o crescimento
da demanda por produtos eletrônicos no mundo estão trazendo um aumento explosivo na
complexidade dos circuitos eletrônicos. A contrario sensu, o tempo de mercado (time-tomarket)
de um produto eletrônico, e o tempo de projeto necessário para produção e venda de
um sistema estão ficando cada vez menores. Para que o circuito integrado chegue ao mercado
com o funcionamento esperado é necessário realizar testes. Parte desses testes é chamada de
verificação funcional e é a parte do projeto que requer mais tempo de desenvolvimento.
Buscam-se sempre novos métodos que permitam que a verificação funcional seja
realizada de forma ágil, fácil e que proveja uma maior reusabilidade e diminuição da
complexidade na construção do ambiente de simulação, sem interferir negativamente na
qualidade do processo de verificação e do produto. Dessa forma, o uso de uma metodologia
de verificação funcional eficiente e de ferramentas que auxiliem o engenheiro de verificação
funcional é de grande valia.
A metodologia OVM_tpi permite o desenvolvimento de todo o fluxo de construção de
um ambiente de verificação, independente da escolha feita pela equipe desenvolvedora, de
forma que o ambiente de simulação seja gerado antes da implementação do circuito a ser
verificado (Design Under Verification - DUV). Além disso, ataca os principais desafios do
processo de verificação funcional, tempo e custo de desenvolvimento, contribuindo para uma
diminuição da complexidade, reusabilidade, comunicação entre o ambiente com uma interface
bem definida e diminuição no tempo de desenvolvimento de um testbench através do uso de
templates que criam de forma semiautomática partes do ambiente de verificação.
OVM_tpi teve como principal base a metodologia Open Verification Methodology
(OVM), utilizando sua biblioteca para a construção do testbench e o paradigma de linguagem
orientação objeto suportado por SystemVerilog, linguagem criada especialmente para
verificação funcional e design. Sua validação foi através de estudos de casos que
demonstraram a eficácia do seu uso, tanto para circuitos unidirecionais, quanto para
bidirecionais

Identiferoai:union.ndltd.org:IBICT/oai:repositorio.ufpe.br:123456789/2448
Date31 January 2011
CreatorsCAMARA, Rômulo Calado Pantaleão
ContributorsBARROS, Edna Natividade da Silva
PublisherUniversidade Federal de Pernambuco
Source SetsIBICT Brazilian ETDs
LanguagePortuguese
Detected LanguagePortuguese
Typeinfo:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis
Sourcereponame:Repositório Institucional da UFPE, instname:Universidade Federal de Pernambuco, instacron:UFPE
Rightsinfo:eu-repo/semantics/openAccess

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