Este trabalho tem dois propósitos principais. O primeiro compreende o estudo de um equipamento transceptor para viabilizar a transmissão digital de dados duplex a dois fins na malha telefônica comercial instalada. Um estudo inicial da linha de assinante e dos principais métodos de transmissão duplex e realizado. O método de cancelamento de eco e sugerido por conferir ao transceptor melhor desempenho. O transceptor tem a sua estrutura abordada e definida. Além do cancelador, todos os demais circuitos, julgados pelo autor como importantes, são analisados. Dentre os principais estão o codificador 2B1Q, os equalizadores adaptativos e a referencia adaptativa. O segundo propósito compreende o estudo de uma arquitetura capaz de implementar o cancelador do transceptor e sua especificação e simulação. Inicialmente, junto a proposta do equipamento, tipos de canceladores, formas de cancelamento e demais características relacionadas são abordadas. O algoritmo utilizado para a adaptação dos coeficientes e exposto, e, através de simulações, validado. Os problemas decorrentes do use de palavra finita em sistemas digitais sac. considerados. Os procedimentos da operação de cancelamento são especificados e as tarefas distribuídas. Após, finalizando este trabalho, propõe-se a parte operativa, composta por dois processadores, por um banco de registradores e por uma interface de entrada e saída. A arquitetura e descrita em linguagem HDC de descrição de hardware e apos simulada funcionalmente para validação das funções pretendidas. A parte de controle, parcialmente descrita também em HDC, tem algumas características comentadas . / This work has two main goals. The first one is the study of a transceiver equipment to allow two-wire duplex data digital transmission over the existing telephonic network. An initial study of the subscriber line and of the main duplex transmission methods is done. The echo cancellation method is suggested since higher performance transceiver may be obtained. The structure of the transceiver is considered and defined. Besides the echo canceller, all the others circuits deemed important by the author are analysed. The second goal comprehends the study of an architecture capable of implementing the transceiver echo canceller, and its specification and simulation. Initially, gearing to the equipment proposal, the type of cancellers, ways of cancelling and other related characteristics are approached. The algorithm used for the adaptation of coefficients is exposed and validated through simulations. The problems due to the use of finite word length in digital systems are considered. The cancelling operation procedures are specified and the different tasks are distributed. Finally, at the end of this work, the data path, composed of two processors, of a register bank and of an I/O interface, is proposed. The architecture is described in the HDC hardware description language, and later it is simulated for validation of the proposed functions. The control path, partially described in HDC also, has some of its characteristics addressed.
| Identifer | oai:union.ndltd.org:IBICT/oai:www.lume.ufrgs.br:10183/25623 |
| Date | January 1995 |
| Creators | Aita, Andre Luiz |
| Contributors | Bampi, Sergio, Rochol, Juergen |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da UFRGS, instname:Universidade Federal do Rio Grande do Sul, instacron:UFRGS |
| Rights | info:eu-repo/semantics/openAccess |
Page generated in 0.0022 seconds