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Previous issue date: 2015-12-23 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / The use of multicore processors in general-purpose real-time embedded systems has experienced a huge increase in the recent years. Unfortunately, critical applications are not
benefiting from this type of processors as one could expect. The major obstacle is that
we may not predict and provide any guarantee on real-time properties of software running
on such platforms. The shared memory bus is among the most critical resources,
which severely degrades the timing predictability of multicore software due to the access
contention between cores. To counteract this problem, we present in this work a new approach that supports mixed-criticality workload execution in a multicore processor-based
embedded system. It allows any number of cores to run less-critical tasks concurrently
with the critical core, which is running the critical task. The approach is based on the use
of a dedicated Hard Deadline Enforcer (HDE) implemented in hardware, which allows the
execution of any number of cores (running less-critical workloads) concurrently with the
critical core (executing the critical workload). From the best of our knowledge, compared
to existing techniques, the proposed approach allows the exploitation of the maximum
performance offered by a multiprocessing system while guaranteeing critical task schedulability. Additionally, the proposed approach presents the same design complexity as any other approach devoted to perform timing analysis for single core processor, no matter the number of cores are used in the embedded system on the design. If current techniques were used, the design complexity to perform timing analysis would increase dramatically as long as the number of cores in the embedded system increases. A case-study based on a dual-core version of the LEON3 processor was implemented to demonstrate the applicability and assertiveness of the approach. Several critical application codes were compiled to this processor, which was mapped into a Xilinx Spartan 3E FPGA. Experimental results demonstrate that the proposed approach is very effective on combining system high-performance with critical task schedulability within timing deadline. / O uso de processadores multicore em sistemas embarcados em tempo real de prop?sito
geral tem experimentado um enorme aumento nos ?ltimos anos. Infelizmente, aplica??es
cr?ticas n?o se beneficiam deste tipo de processadores como se poderia esperar. O principal
obst?culo ? que n?o podemos prever e fornecer qualquer garantia sobre as propriedades
em tempo real do software em execu??o nessas plataformas. O barramento de mem?ria
compartilhada est? entre os recursos mais cr?ticos, que degrada severamente a previsibilidade
temporal do software multicore devido ? conten??o de acesso entre os n?cleos.
Para combater este problema, apresentamos neste trabalho uma nova abordagem que suporta
a execu??o de carga de trabalho de criticidade mista em um sistema embarcado
baseado em processadores multicore. Permitindo que qualquer n?mero de n?cleos execute
tarefas menos cr?ticas concorrentemente com o n?cleo cr?tico que executa a tarefa cr?tica.
A abordagem baseia-se na utiliza??o de um Hard Deadline Enforcer (HDE) implementado
em hardware, que permite a execu??o de qualquer n?mero de n?cleos (executando
cargas de trabalho menos cr?ticas) simultaneamente com o n?cleo cr?tico (executando a
carga cr?tica). A partir do melhor de nosso conhecimento, em compara??o com as t?cnicas
existentes, a abordagem proposta permite a explora??o do desempenho m?ximo oferecido
por um sistema multicore, garantindo a escalonabilidade da tarefa cr?tica. Al?m disso, a
abordagem proposta apresenta a mesma complexidade de projeto, como qualquer outra
abordagem dedicada a an?lise temporal para processadores de n?cleo ?nico, n?o importando
o n?mero de n?cleos que s?o utilizados no sistema incorporado ao design. Caso
t?cnicas atuais fossem utilizadas, a complexidade do projeto para an?lise temporal de
sistemas de m?ltiplos n?cleos aumentaria dramaticamente conforme o aumento do n?mero
de n?cleos do sistema embarcado. Foi implementado um estudo de caso baseado em
uma vers?o dual-core do processador LEON3 para demonstrar a aplicabilidade e assertividade
da abordagem. V?rios c?digos de aplica??es cr?ticas foram compilados para este
processador, que foi mapeado na FPGA Spartan 3E da Xilinx. Resultados experimentais
demonstram que a abordagem proposta ? muito eficaz na obten??o da alta performance
do sistema respeitando o deadline da tarefa cr?tica.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede2.pucrs.br:tede/6641 |
| Date | 23 December 2015 |
| Creators | Green, Bruno Naspolini |
| Contributors | Vargas, Fabian Luis, Salton, Aur?lio Tergolina |
| Publisher | Pontif?cia Universidade Cat?lica do Rio Grande do Sul, Programa de P?s-Gradua??o em Engenharia El?trica, PUCRS, Brasil, Faculdade de Engenharia |
| Source Sets | IBICT Brazilian ETDs |
| Language | English |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | 207662918905964549, 600, 600, 600, 600, -655770572761439785, 4518971056484826825, 2075167498588264571 |
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