Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia de Automação e Sistemas, Florianópolis, 2012. / Made available in DSpace on 2013-12-05T22:17:53Z (GMT). No. of bitstreams: 0
Previous issue date: 2012 / Rádio definido por Software (SDR) é uma tecnologia que permite a reconfiguração de um sistema de comunicação sem a necessidade de alterar qualquer elemento de hardware utilizando uma abordagem baseada em software. Entretanto o crescimento da complexidade dos novos padrões de comunicação juntamente com a necessidade da redução do consumo de energia são os desafios para as arquiteturas de SDRs. Abordagens utilizando computação reconfigurável de granularidade grossa são bons candidatos para solução dos problemas, pois possuem alto desempenho e baixo consumo de energia. Neste contexto esse trabalho propõe uma arquitetura heterogênea e reconfigurável para o desenvolvimento de SDRs com FPGAs utilizando uma Rede-em-chip (NoC) para a infraestrutura de comunicação e aceleradores em hardware para o processamento dos principais algoritmos de processamento de sinais. NoC é uma tecnologia emergente para a interconexão em-chip que propõe a solução de problemas de escalabilidade,reuso e controle dos parâmetros elétricos. A arquitetura proposta é basicamente composta por uma interface RF, aceleradores, um bloco de controle e uma interface de comunicação de alta velocidade com um host. Para validar a arquitetura proposta foi desenvolvido um protótipo em FPGA utilizando um PC com GNU Radio como host. Os testes demonstraram uma melhora significativa no desempenho global do sistema em termos de uso de CPU e latência quando comparado com a plataforma USRP.<br> / Abstract : Software Defined Radio (SDR) is a technology that allows the reconfiguration
of a communication system without the need to change any hardware
element using a software-based approach. However, the growing complexity of
new communication standards together with the need to reduce the energy consumption
are the challenges for SDR architectures. Reconfigurable computing
using coarse-grained approaches are good candidates to solving SDR issues, because
it have high performance and low power consumption. In this context the
work proposes a heterogeneous reconfigurable architecture for the development
of SDRs with FPGAs that uses a Network-on-Chip (NoC) to enhance the internal
communication infrastructure and hardware accelerators to speed DSP-related algorithms.
NoC is an emerging technology for on-chip interconnect that proposes
the solution of scalability, reuse and control of electrical parameters. The proposed
architecture is basically composed of a RF interface, hardware accelerators, a
control block and a high speed communication interface with a host. To validate
the proposed architecture it was developed a prototype in FPGA using a PC with
GNU Radio as host. The performed experiments demonstrate that the proposed
solution presents a significant improvement in the total performance of the system
in terms of CPU usage and latency when comparing with the off-the-shelf USRP.
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.ufsc.br:123456789/106767 |
| Date | January 2012 |
| Creators | Silva, Cleiber Marques da |
| Contributors | Universidade Federal de Santa Catarina, Becker, Leandro Buss, Frohlich, Antonio Augusto Medeiros |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | 97 p.| il., grafs., tabs. |
| Source | reponame:Repositório Institucional da UFSC, instname:Universidade Federal de Santa Catarina, instacron:UFSC |
| Rights | info:eu-repo/semantics/openAccess |
Page generated in 0.0022 seconds