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Previous issue date: 2006 / O presente trabalho propõe uma metodologia de baixo custo para
depuração de projetos de sistemas digitais em FPGAs.
Esta abordagem oferece um ambiente para a depuração de
projetos baseados em FPGAs. A metodologia utiliza o padrão JTAG para
fazer o readback dos sinais resultantes da simulação do projeto do
usuário. Já a visualização dos sinais é feita por meio do ambiente
ChipScope Pro® da Xilinx®. No entanto não é possível, com o ChipScope
Pro, injetar vetores de teste, nem definir break points. Sendo assim um
componente de hardware (módulo injetor de vetores) foi desenvolvido
para controlar a injeção dos vetores no projeto do usuário. Uma interface
gráfica também foi criada, permitindo a definição e envio dos vetores por
meio da porta paralela de um PC hospedeiro.
Os vetores de teste são definidos em alto nível por meio de um
arquivo texto, contendo parâmetros de simulação. O arquivo residente no
computador hospedeiro é posteriormente enviado para o FPGA alvo, via
porta paralela.
Foram utilizados dois módulos como estudo de caso para
validação da metodologia. O primeiro faz uso de um protocolo de controle
de acesso a memória por dispositivos de I/O. Já o segundo utiliza uma
USART, a qual foi desenvolvida pela equipe do projeto Brazil-Ip/Fênix.
Bons resultados foram alcançados e estão apresentados nesta
dissertação
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.ufpe.br:123456789/2614 |
| Date | January 2006 |
| Creators | RAMOS, Marco Antonio Dantas |
| Contributors | LIMA, Manoel Eusébio de |
| Publisher | Universidade Federal de Pernambuco |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Repositório Institucional da UFPE, instname:Universidade Federal de Pernambuco, instacron:UFPE |
| Rights | info:eu-repo/semantics/openAccess |
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