La méthode de conception logique de cellules MOS tient compte des problèmes d'implantation (diffusion, dépôt métallique (AL) et masquage) en technologies NMOS et CMOS dans l'ordonnancement optimise des variables. La forme arborescente série-parallèle est simplifiée par compactage des transistors. Étapes de minimisation. Application aux portes complexes NMOS et CMOS et aux macro-cellules les utilisant pour des fonctions logiques. Fonctions réalisées en logique de transfert se prêtant à l'implantation automatisée. Application à la conception de circuits complexes : circuit d'extraction de racine carrée et multiplicateur. Problèmes de synchronisation et temporisation.
| Identifer | oai:union.ndltd.org:CCSD/oai:tel.archives-ouvertes.fr:tel-00308676 |
| Date | 07 October 1983 |
| Creators | Thuau, Ghislaine |
| Source Sets | CCSD theses-EN-ligne, France |
| Language | French |
| Detected Language | French |
| Type | PhD thesis |
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