Une forte consommation d'énergie est un facteur clé impactant les performances des systèmes sur puce (SoC). Des modèles de puissance précis et efficaces doivent être introduits le plus tôt possible dans le flot de conception lorsque la majeure partie du potentiel d'optimisation est possible. Cependant, l'obtention d’une estimation précise ne peut être assurée en raison du manque de connaissance détaillées de la structure du circuit final. La conception actuelle de SoC repose sur la réutilisation de cœur IP (Intelectual Property) car des informations de bas niveau sur les composants du circuit ainsi que la structure sont disponibles. Ainsi, la précision de l'estimation au niveau du système peut être amélioré en utilisant ces informations et en élaborant une méthode d'estimation qui correspond aux besoins de modélisation de puissance des cœurs IP.La principale contribution de cette thèse est le développement d’une technique d'estimation hybride (HPET), dans laquelle les informations provenant de différents niveaux d'abstraction sont utilisées pour évaluer la consommation d'énergie de manière rapide et précise. HPET est basé sur une méthodologie efficace de caractérisation de la bibliothèque technologique et une approche hybride de modélisation de puissance. Les résultats des simulations obtenues avec HPET ont été validés sur différents circuits de référence synthétisés en utilisant la technologie 28nm "Fully Depleted Silicon On Insulator" (FDSOI). Les résultats expérimentaux montrent que nous pouvons atteindre en moyenne jusqu'à 70X d'amélioration en vitesse de calcul tout en ayant une précision au niveau transistor. Pour les deux types puissance analysés (instantanée et moyenne), les résultats de HPET sont bien corrélés par rapport à ceux calculés avec SPECTRE et Primetime-PX. Cela démontre que HPET est une technique efficace pour améliorer la création de macro-modèles de puissance à haut niveau d'abstraction. / High power consumption is a key factor hindering System-on-Chip (SoC) performance. Accurate and efficient power models have to be introduced early in the design flow when most of the optimization potential is possible. However, early accuracy cannot be ensured because of the lack of precise knowledge of the final circuit structure. Current SoC design paradigm relies on IP (Intellectual Property) core reuse since low-level information about circuit components and structure is available. Thus, power estimation accuracy at the system level can be improved by using this information and developing an estimation methodology that fits IP cores power modeling needs.The main contribution of this thesis is the development of a Hybrid Power Estimation Technique (HPET), in which, information coming from different abstraction levels is used to assess the power consumption in a fast and accurate manner. HPET is based on an effective characterization methodology of the technology library and an efficient hybrid power modeling approach. Experimental results, derived using HPET, have been validated on different benchmark circuits synthesized using the 28nm “Fully Depleted Silicon On Insulator” (FDSOI) technology. Experimental results show that in average we can achieve up to 70X speedup while having transistor-level accuracy. For both analyzed power types (instantaneous and average), HPET results are well correlated with respect to the ones computed in SPECTRE and Primetime-PX. This demonstrates that HPET is an effective technique to enhance power macro-modeling creation at high abstraction levels.
| Identifer | oai:union.ndltd.org:theses.fr/2016MONTT278 |
| Date | 02 November 2016 |
| Creators | Nocua Cifuentes, Jorge Alejandro |
| Contributors | Montpellier, Girard, Patrick, Virazel, Arnaud |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | English |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
Page generated in 0.0018 seconds