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Previous issue date: 2014-03-12 / Communication plays a crucial role in high performance design of Multiprocessor Systems-on-Chips (MPSoCs). Accordingly, Networks-on-Chip (NoCs) have been proposed as a solution to deal with the global communication of complex MPSoCs. NoC-based architectures are characterized by various tradeoffs related to structural characteristics, performance specifications, and application demands. Additionally, wire delay and power dissipation are rising as the number of cores over a 2D (two-dimensional) plane increases. One of the reasons for that is the long network diameter and overall communication distance. In this scenario, 3D (three-dimensional) Integrated Circuit (IC) technology applied to NoC architectures allows greater device integration, shorter interconnection, and it aims to reduce the length and number of global interconnections (interconnections among every processing element), which directly influences on the communication performance and allows opportunities for chip architecture innovations. Moreover, 3D NoC-based architectures appear as alternative to reduce network latency, energy consumption and area footprint in comparison to 2D NoC topologies. Albeit a wide variety of technologies is available for 3D interconnection, the employment of Through Silicon Vias (TSVs) is a feasible approach for the interconnection between stacked layers. However, the drawback for current 3D technologies is that TSVs are usually very expensive in terms of silicon area limiting their usage. This work presents a 3D mesh NoC architecture called Lasio, exploring architectural impacts of 3D versus 2D NoC topologies on latency, throughput, and buffers occupancy. It also analyzes the influence of buffer depth on communication latency and on application latency. Such evaluations considered varied network parameters, such as traffic patterns, buffer depth, TSVs serialization level, and a range of packet sizes. Besides, during this work, it was implemented a TSV serialization scheme on the Lasio NoC, and it was analyzed the impact of such serialization scheme on area cost, power dissipation, network and application latency, and occupancy on buffers of input ports for a 4x4x4 3D mesh NoCs with different serialization degrees. Experimental results show that, in average, 3D topologies minimize 30% the application latency and increase 56% the packets throughput, when compared to 2D topologies. In addition, this work highlights that when applying an appropriate buffer depth, the application latency is reduced up to 3.4 times for 2D topologies and 2.3 times for 3D topologies. Additional results demonstrate that NoCs 3D approach reduce the links occupancy when compared to 2D counterpart, which potentially leads to higher throughput and more dissipation power and latency efficiency. Moreover, results also demonstrate that the proposed serialization scheme allows reducing TSVs usage with low performance cost, displaying the potential benefits of the scheme in 3D NoC-based MPSoCs. / Comunica??o desempenha papel fundamental em projetos de Sistemas Multiprocessados em Chips (MPSoCs, do ingl?s Multiprocessor Systems-on-Chips). Desta maneira, Redes Intrachip (NoCs, do ingl?s Networks-on-Chips) t?m sido propostas como solu??o para a comunica??o global em MPSoCs complexos. Arquiteturas baseadas em NoCs s?o caracterizadas por v?rios compromissos relacionados a caracter?sticas estruturais, a especifica??es de desempenho e a demandas da aplica??o. Adicionalmente, o atraso na comunica??o e a dissipa??o de pot?ncia est?o aumentando conforme o n?mero de n?cleos em uma camada 2D (bidimensional) aumenta. Uma das raz?es para isso ? o longo di?metro da rede e a dist?ncia de comunica??o entre n?cleos. Neste cen?rio, a tecnologia de Circuito Integrado (CI) 3D (tridimensional) aplicada ?s arquiteturas do tipo NoC permite maior integra??o entre dispositivos e com interconex?es menores, e possibilita tamb?m reduzir o tamanho e o n?mero de interconex?es globais (conex?es entre todos os elementos de uma rede), o que, por sua vez, influencia diretamente o desempenho da comunica??o e permite oportunidades para inova??es em arquiteturas de chips. Ademais, arquiteturas baseadas em NoCs 3D aparecem como alternativa ? redu??o de indicadores como lat?ncia, consumo de energia e ?rea quando comparadas ?s topologias de NoCs 2D. Embora existam diversas tecnologias dispon?veis para interconex?es em redes 3D, a utiliza??o de Through Silicon Vias (TSVs) ? uma abordagem vi?vel como interconex?o entre camadas empilhadas. Entretanto, a desvantagem que a TSV ocasiona nas atuais tecnologias 3D ? que tais interconex?es s?o geralmente custosas em termos de ?rea de sil?cio, o que acarreta limita??es no seu uso. Este trabalho apresenta uma arquitetura de NoC 3D do tipo malha chamada Lasio, explorando impactos arquiteturais e comparando duas topologias, uma 3D e outra 2D, em termos de lat?ncia, vaz?o e ocupa??o de buffers. O presente trabalho tamb?m analisa a influ?ncia da profundidade dos buffers de entrada das portas dos roteadores nas lat?ncias de comunica??o e de aplica??o. Tais avalia??es consideraram diferentes par?metros de rede, como por exemplo, padr?es de tr?fego, profundidade dos buffers, n?vel de serializa??o das TSVs e uma variedade de tamanhos de pacotes. Al?m disso, durante este trabalho, foi implementado um esquema de serializa??o de TSV na Lasio. Em seguida, foi analisado o impacto de diferentes n?veis de serializa??o no custo de ?rea, na dissipa??o de pot?ncia, nas lat?ncias de rede e de aplica??o e na ocupa??o dos buffers de entrada das portas de cada roteador em uma NoC 3D 4x4x4 do tipo malha. Dentre os resultados alcan?ados durante este trabalho, foi verificado que topologias 3D quando comparadas a topologias 2D minimizam em 30% a lat?ncia de aplica??o e aumentam 56% a vaz?o dos pacotes. Al?m disso, este trabalho salienta que quando ? aplicado um tamanho de buffer apropriado, a lat?ncia de aplica??o ? reduzida at? 3,4 vezes para topologias 2D e 2,3 vezes para topologias 3D. Resultados adicionais demonstram que NoCs 3D reduzem mais a ocupa??o das conex?es internas quando comparadas com NoCs equivalentes 2D, o que potencialmente permite maior vaz?o e maior efici?ncia com rela??o ? dissipa??o de pot?ncia e lat?ncia. Ademais, os resultados tamb?m demonstraram que o esquema de serializa??o proposto permite reduzir o uso de TSVs com uma baixa perda de desempenho, o que ressalta potenciais benef?cios do esquema em MPSoCs baseados em NoCs 3D.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede2.pucrs.br:tede/5254 |
| Date | 12 March 2014 |
| Creators | Souza, Yan Ghidini de |
| Contributors | Marcon, C?sar Augusto Missio |
| Publisher | Pontif?cia Universidade Cat?lica do Rio Grande do Sul, Programa de P?s-Gradua??o em Ci?ncia da Computa??o, PUCRS, BR, Faculdade de Inform?ca |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | 1974996533081274470, 500, 600, 1946639708616176246 |
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