Made available in DSpace on 2014-12-17T14:55:12Z (GMT). No. of bitstreams: 1
LeonardoAC_TESE.pdf: 2904145 bytes, checksum: 71e85899a3f895d52ccee194769fd506 (MD5)
Previous issue date: 2013-07-11 / In academia, it is common to create didactic processors, facing practical disciplines in the area of Hardware Computer and can be used as subjects in software platforms, operating systems and compilers. Often, these processors are described without ISA standard, which requires the creation of compilers and other basic software to provide the hardware / software interface and hinder their integration with other processors and devices. Using reconfigurable devices described in a HDL language allows the creation or modification of any microarchitecture component, leading to alteration of the functional units of data path processor as well as the state machine that implements the control unit even as new needs arise.
In particular, processors RISP enable modification of machine instructions, allowing entering or modifying instructions, and may even adapt to a new architecture. This work, as the object of study addressing educational soft-core processors described in VHDL, from a proposed methodology and its application on two processors with different complexity levels, shows that it s possible to tailor processors for a standard ISA without causing an increase in the level hardware complexity, ie without significant increase in chip area, while its level of performance in the application execution remains unchanged or is enhanced. The implementations also allow us to say that besides being possible to replace the architecture of a processor without changing its organization, RISP processor can switch between different instruction sets, which can be expanded to toggle between different ISAs, allowing a single processor become adaptive hybrid architecture, which can be used in embedded systems and heterogeneous multiprocessor environments / No meio acad?mico, ? comum a cria??o de processadores denominados did?ticos, voltados para pr?ticas de disciplinas de hardware na ?rea de Computa??o e que podem ser utilizados como plataformas em disciplinas de softwares, sistemas operacionais e compiladores. Muitas vezes, tais processadores s?o descritos sem uma ISA padr?o, o que exige a cria??o de compiladores e outros softwares b?sicos para prover a interface hardware/software dificultando sua integra??o com outros processadores e demais dispositivos. Utilizar dispositivos reconfigur?veis descritos em uma linguagem do tipo HDL permitem a cria??o ou modifica??o de qualquer componente da microarquitetura, ocasionando a altera??o das unidades funcionais do caminho de dados que representa a parte operativa de um processador, bem como da m?quina de estados que implementa a unidade de controle do mesmo conforme surgem novas necessidades.
Em particular, os processadores RISP possibilitam a altera??o das instru??es da m?quina, permitindo inserir ou modificar instru??es, podendo at? mesmo se adaptar a uma nova arquitetura. Este trabalho aborda como objeto de estudo dois processadores did?ticos soft-core descritos em VHDL com diferentes n?veis de complexidade de hardware adaptados a uma ISA padr?o a partir de uma metodologia proposta sem provocar aumento no n?vel de complexidade do hardware, ou seja, sem o acr?scimo significativo da ?rea em chip, ao mesmo tempo em que o seu n?vel de desempenho na execu??o de aplica??es permanece inalterado ou ? aprimorado. As modifica??es tamb?m permitem afirmar que, al?m de ser poss?vel substituir a arquitetura de um processador sem alterar sua organiza??o, um processador RISP pode alternar entre diferentes conjuntos de instru??o, o que pode ser expandido para altern?ncia entre diferentes ISAs, permitindo a um mesmo processador se tornar uma arquitetura h?brida adaptativa, pass?vel de ser utilizada em sistemas embarcados e ambientes multiprocessados heterog?neos
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.ufrn.br:123456789/15227 |
| Date | 11 July 2013 |
| Creators | Casillo, Leonardo Augusto |
| Contributors | CPF:43728090425, http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4780113E2, Bedregal, Benjamin Ren? Callejas, CPF:90688384404, http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4781417E7, Lopes, Danniel Cavalvante, CPF:02878120493, Ramos, Karla Darlene Nepomuceno, CPF:27522288304, http://lattes.cnpq.br/2751239628595747, Pereira, M?nica Magalh?es, CPF:00990410498, http://lattes.cnpq.br/5777010848661813, Silva, Ivan Saraiva |
| Publisher | Universidade Federal do Rio Grande do Norte, Programa de P?s-Gradua??o em Engenharia El?trica, UFRN, BR, Automa??o e Sistemas; Engenharia de Computa??o; Telecomunica??es |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/doctoralThesis |
| Format | application/pdf |
| Source | reponame:Repositório Institucional da UFRN, instname:Universidade Federal do Rio Grande do Norte, instacron:UFRN |
| Rights | info:eu-repo/semantics/openAccess |
Page generated in 0.0022 seconds