L’intégration en trois dimensions se présente comme une alternative à la réduction des dimensions pour poursuivre l’augmentation continuelle de la densité des composants. Elle permet également de réduire le délai dans les interconnexions. Un autre avantage, non négligeable, est la possibilité d’ajouter de nouvelles fonctionnalités sur les niveaux supérieurs. Cependant, l’empilement de composants et leur interconnexion verticale doivent faire face à deux difficultés majeures. Tout d’abord, l’obtention d’un substrat semi-conducteur monocristallin de haute qualité sur une couche diélectrique doit s’effectuer sans détériorer les composants réalisés précédemment, en respectant une température limite. Ensuite, les composants supérieurs doivent être alignés avec précision par rapport au niveau inférieur, et doivent être intégrés tout en respectant le budget thermique imposé par les transistors déjà existants.Dans ce contexte, cette thèse s’attache à démontrer une approche innovante pour la synthèse de la couche active supérieure, en utilisant la croissance par CVD catalytique (VLS) confinée et guidée à l’intérieur d’une cavité. Ce manuscrit est composé de 4 chapitres : Le premier chapitre rappelle les notions de base des dispositifs et technologies MOS et fournit une analyse des différentes sources de dégradation liées à la miniaturisation. L’intégration en trois dimensions est ensuite introduite, accompagnée des différents procédés de fabrication. Une autre méthode de synthèse de silicium monocristallin plus originale est proposée : la croissance VLS. Le deuxième chapitre est consacré à la croissance VLS de nanofils de silicium sur substrat amorphe. L’aspect théorique et l’optimisation de la recette de croissance sont détaillés. Ainsi, des nanofils de silicium rectilignes avec des diamètres et des positions parfaitement contrôlés sont obtenus grâce à des motifs catalytiques définis par lift-off. Dans le troisième chapitre, une méthode de fabrication de cavité compatible avec l’approche 3D est proposée afin de contrôler avec précision les dimensions et la position du silicium formée par VLS. Une étude de la croissance de nanolames par VLS confinée dans ces cavités est proposée. Deux techniques de caractérisation structurale complémentaires (EBSD, STEM) sont utilisées afin d’analyser en détail la structure du silicium. Le dernier chapitre présente la fabrication de transistors MOS en utilisant les lames de silicium produites par VLS comme canal de conduction. L’intégration de transistors à grille arrière nous a permis de déterminer les paramètres élémentaires du transport et de les comparer à ceux des substrats SOI commerciaux. / Three-dimensional integration of semiconductor devices is perceived as an alternative to device scaling in order to continue the increasing of the devices density. Moreover, it can reduce interconnect delay. Finally it allows the addition of different technologies in the back-end of the line, therefore enabling more applications. 3D integration requires the stacking of active layers alternated with interlayer dielectrics (ILD). The first challenge consists in growing crystal quality semiconductor starting on an amorphous substrate. The second difficulty concerns the device integration: the alignment registration between several active layers must be accurate and the temperature of fabrication is limited by the silicidation thermal budget of transistors integrated in inferior layers. In this context, this thesis demonstrates the synthesis of the crystalline silicon active layers using a new method, namely, the catalytic confined and guided Vapor-Liquid-Solid (VLS) growth.This manuscript is organized into four chapters: The first chapter develops fundamental notions associated to MOS devices and technologies, and provides an analysis of parasitic effects due to miniaturization. Three-dimensional integration is subsequently introduced with a detailed discussion on fabrication process. A new method is proposed to grow crystal semiconductor on an amorphous layer: the VLS growth. The second chapter is devoted to the VLS growth of silicon nanowires on an amorphous substrate. The theoretical aspect and the recipe optimization are developed. The localization of nanowires is controlled by catalyst patterns made by lift-off. In the third chapter, one method of cavity fabrication is proposed in order to control with accuracy dimensions and position of silicon blade synthetized by VLS. The single crystalline nature of silicon has been checked based on complementary techniques: Electron Back-Scattered Diffraction (EBSD) and Scanning Transmission Electron Microscopy (STEM). The last chapter presents the electrical characterization of VLS grown silicon nanoribbons. For that sake, “pseudo-MOS” transistors have been fabricated using VLS grown silicon blade as conduction channel and back-gate control. The characteristics of these transistors were extracted and compared to that of commercial SOI thin films.
| Identifer | oai:union.ndltd.org:theses.fr/2010LIL10077 |
| Date | 07 July 2010 |
| Creators | Lecestre, Aurélie |
| Contributors | Lille 1, Dubois, Emmanuel, Villaret, Alexandre |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | French |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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