La conception asynchrone vise à répondre aux problèmes de plus en plus complexes rencontrés par les concepteurs de circuits synchrones. Les circuits asynchrones, contrairement aux circuits synchrones, ne sont pas commandés par une horloge globale. Même de taille moyenne, ils peuvent montrer un comportement complexe, dû à l'explosion combinatoire dans la chronologie des événements qui peuvent se produire. Il est ainsi essentiel d'appliquer des méthodes rigoureuses de conception et de validation.Ce travail de thèse traite de l'analyse et de la validation automatique des<br />spécifications de circuits asynchrones écrites dans langue CHP, avant leur synthèse avec le flot de conception asynchrone TAST, développé par le groupe CIS de TIMA. Deux approches sont proposées. La première consiste à adapter la vérification symbolique de modèles, initialement dédiée aux circuits synchrones, pour la vérification des circuits asynchrones. Les spécifications de circuits sont alors traduites dans un modèle en VHDL peuso-synchrone et ensuite vérifiées par des outils industriels de vérification symbolique de modèles. Dans la deuxième approche, la sémantique de CHP, initialement donnée en termes de réseaux de Pétri, est reformulée en termes de Systèmes de Transitions Etiquetées Etendus (STEE). Les spécifications de circuits sont alors validées par des méthodes énumératives de vérification de modèles.Pour augmenter les performances de l¹approche énumérative et faire face au problème d'explosion d'états, nous avons développé et implémenté un certain nombre de techniques automatiques de réduction et d¹abstraction.
| Identifer | oai:union.ndltd.org:CCSD/oai:tel.archives-ouvertes.fr:tel-00007774 |
| Date | 22 October 2004 |
| Creators | Boubekeur, M. |
| Source Sets | CCSD theses-EN-ligne, France |
| Language | French |
| Detected Language | French |
| Type | PhD thesis |
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